KR101037689B1 - 반도체 소자의 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 소자의 신뢰성을 향상시키는 반도체 소자의 트랜지스터 제조방법을 개시한다. 개시된 본 발명의 방법은, 내부회로 트랜지스터 형성영역 및 ESD 트랜지스터 형성영역이 구비된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판의 내부회로 트랜지스터 형성영역 상에 양측벽에 스페이서가 구비된 게이트를 형성하는 단계; 상기 게이트 양측의 실리콘 기판에 이온주입을 실시하여 소오스/드레인 영역을 형성하는 단계; 상기 결과의 구조 상에 Co/TiN막을 형성하는 단계; 상기 Co/TiN막 상에 상기 내부회로 트랜지스터 형성영역을 덮고, 상기 ESD 트랜지스터 형성영역을 노출시키는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각 장벽으로 이용하여 상기 Co/TiN막을 습식 식각하여 상기 ESD 트랜지스터 형성영역 상의 상기 Co/TiN막을 제거하는 단계; 상기 감광막패턴을 제거하는 단계; 상기 결과물에 1차 RTA공정을 실시하여 상기 게이트와 소오스/드레인 영역의 표면에 선택적으로 CoSi막을 형성하는 단계; 상기 1차 RTA공정 후에 미반응된 Co/TiN막을 습식 제거하는 단계; 및 상기 결과물에 2차 RTA공정을 실시하여 상기 게이트와 소오스/드레인 영역의 표면에 CoSi2막을 형성하는 단계를 포함한다.
Description
도 1a 내지 도 1d는 종래의 기술에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정 단면도.
-도면의 주요 부분에 대한 부호의 설명-
21 : 실리콘 기판 22 : 게이트 산화막
23 : 폴리실리콘막 24 : 게이트
25 : LDD 영역 26 : 스페이서
27 : 소오스/드레인 영역 28 : Co/TiN막
29 : 감광막패턴 30 : CoSi2막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 소자의 신뢰성을 향상시키기 위한 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
현재 사용중인 거의 모든 집적회로 소자들에 있어서, 회로의 동작속도를 높이기 위해 자기정렬 실리사이드(Self-Aligned Silicide; Salicide) 공정이 적용되고 있다. 즉, 게이트와 소오스/드레인 영역의 표면에 선택적으로 저항이 낮은 실리사이드(Silicide)층을 형성함으로써, 반도체 소자의 전체 저항을 줄일 수 있고, 따라서, 반도체 소자의 고속성을 꾀할 수 있기 때문이다.
그러나, 상기 자기정렬 실리사이드(Self-Aligned Silicide; Salicide) 공정으로 제조된 반도체 소자의 정전방전(Electrostatic Discharge: ESD) 소자의 정전방전 파괴전압(failure voltage)이 일반적인 비실리사이드(Non-Silicide) 공정으로 제조된 반도체 소자의 정전방전 파괴전압에 비해 매우 낮기 때문에 제품의 신뢰성이 떨어진다는 문제가 있었다. 즉, 상기 자기정렬 실리사이드 공정이 ESD 보호 특성에 역효과를 주고 있다는 것을 의미한다. 그 이유는 ESD 소자의 경우, 드레인이 적절한 저항값을 갖기 때문에, 높은 정전 파괴전압이 인가되었을 때 안정(Ballastic) 저항으로 동작하여 정전기 방전에 대한 내압이 높았다. 그러나, 실리사이드층을 소스/드레인 영역의 표면에 형성함으로써 드레인 저항이 낮아지고, 결과적으로 드레인의 안정 저항 효과가 없어져 정전방전 파괴 전압이 낮아진 것이다.
따라서, 그러한 문제점을 해결하기 위해, 실리사이드층 형성시에, ESD 소자 전체에 대해 실리사이드 저지부를 두어, ESD 소자에만 실리사이드가 형성되지 않도록 하는 반도체 소자를 제조하는 방법이 사용되고 있다.
도 1a 내지 도 1d는 종래의 기술에 따른 반도체 소자의 트랜지스터 제조방법 을 설명하기 위한 공정 단면도이다.
종래의 반도체 소자의 제조방법에 대하여 도 1a 내지 도 1d를 참조하여 간략하게 설명하면 다음과 같다.
종래의 반도체 소자의 제조방법은, 도 1a에 도시된 바와 같이, 먼저, 내부회로 트랜지스터 형성영역 및 ESD(Electrostatic Discharge) 트랜지스터 형성영역이 구비된 실리콘 기판(1)을 제공한다.
이어서, 상기 실리콘 기판(1)의 내부회로 트랜지스터 형성영역 상에 게이트 산화막(2) 및 폴리실리콘막(3)의 적층 구조로 이루어지는 게이트(4)를 형성한다.
그다음, 상기 게이트(4) 양측의 실리콘 기판(1)에 이온주입을 실시하여 LDD(Lightly Doped Drain) 영역(5)을 형성한다.
다음으로, 도 1b에 도시된 바와 같이, 상기 게이트(4)의 양측벽에 스페이서(6)를 형성한다. 그다음, 상기 게이트(4)와 상기 스페이서(6)를 이온주입 마스크로 이용하여 상기 실리콘 기판(1)에 고농도 이온주입을 실시하여 소오스/드레인 영역(7)을 형성한다.
그리고, 상기 결과물 상에 산화막 재질의 절연막(8)을 형성한다. 여기서, 상기 절연막(8)은 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방법을 이용하여 형성한다.
그런다음, 상기 절연막(8) 상에 상기 ESD 트랜지스터 형성영역을 덮고, 상기 내부회로 트랜지스터 형성영역을 노출시키는 감광막패턴(9)을 형성한다.
이어서, 도 1c에 도시된 바와 같이, 상기 감광막패턴을 식각 장벽으로 이용 하여 상기 절연막(8)을 플라즈마(Plasma) 식각하여 상기 내부회로 트랜지스터 형성영역 상의 상기 절연막(8)을 제거한다.
그리고 나서, 상기 감광막패턴을 제거한다.
다음으로, 도 1d에 도시된 바와 같이, 상기 결과의 구조 상에 Co/TiN막(미도시)을 형성한다.
그리고, 상기 결과물에 1차 RTA(Rapid Thermal Annealing) 공정을 실시하여 상기 게이트(4)와 소오스/드레인 영역(7)의 표면에 선택적으로 CoSi막을 형성한다. 여기서, 상기 1차 RTA공정은 600~750℃의 온도에서 실시한다.
이어서, 상기 1차 RTA 공정 후에 미반응한 상기 Co/TiN막을 제거한다.
그런다음, 상기 결과물에 2차 RTA(Rapid Thermal Annealing) 공정을 실시하여 상기 게이트(4)와 소오스/드레인 영역(7)의 표면에 CoSi2막(10)을 형성한다. 여기서, 상기 2차 RTA공정은 800~580℃의 온도에서 실시한다.
그러나, 종래의 기술에서는 ESD 트랜지스터 형성영역의 실리사이드층 형성을 억제하기 위한 절연막을 형성해야 하므로, 상기 절연막의 증착 및 사진 식각 공정이 추가되어 공정이 복잡해지고, 상기 절연막의 증착 공정에 수반되는 고온의 열처리 공정으로 인하여 트랜지스터의 소자 특성이 열화되는 문제점이 발생된다. 또한, 내부회로 트랜지스터 형성영역 상의 절연막을 제거하기 위한 플라즈마(Plasma) 식각으로 인해, 실리콘 기판이 손실되어 접합 누설(Junction Leakage) 전류가 급격히 증가하는 등의 소자 특성이 저하되는 문제점이 발생된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 상기 절연막의 증착 및 식각 공정으로 인해 트랜지스터의 소자 특성이 열화되는 것을 방지함으로써, 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 트랜지스터 제조방법은, 내부회로 트랜지스터 형성영역 및 ESD 트랜지스터 형성영역이 구비된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판의 내부회로 트랜지스터 형성영역 상에 양측벽에 스페이서가 구비된 게이트를 형성하는 단계; 상기 게이트 양측의 실리콘 기판에 이온주입을 실시하여 소오스/드레인 영역을 형성하는 단계; 상기 결과의 구조 상에 Co/TiN막을 형성하는 단계; 상기 Co/TiN막 상에 상기 내부회로 트랜지스터 형성영역을 덮고, 상기 ESD 트랜지스터 형성영역을 노출시키는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각 장벽으로 이용하여 상기 Co/TiN막을 습식 식각하여 상기 ESD 트랜지스터 형성영역 상의 상기 Co/TiN막을 제거하는 단계; 상기 감광막패턴을 제거하는 단계; 상기 결과물에 1차 RTA공정을 실시하여 상기 게이트와 소오스/드레인 영역의 표면에 선택적으로 CoSi막을 형성하는 단계; 상기 1차 RTA공정 후에 미반응된 Co/TiN막을 습식 제거하는 단계; 및 상기 결과물에 2차 RTA공정을 실시하여 상기 게이트와 소오스/드레인 영역의 표면에 CoSi2막을 형성하는 단계를 포함한다.
여기서, 상기 Co/TiN막의 습식 식각은 H2SO4 및 H2O2의 혼합액 및 HCl 및 H2O2의 혼합액 중 어느 하나를 이용하며, 상기 미반응된 Co/TiN막의 습식 제거는 H2SO4 및 H2O2의 혼합액 및 HCl 및 H2O2의 혼합액 중 어느 하나를 이용한다. 또한, 상기 감광막패턴의 제거는 산소 플라즈마를 이용한다.
본 발명에 따르면, ESD 트랜지스터 형성영역에 실리사이드층이 형성되는 것을 억제하기 위한 별도의 절연막의 증착 및 사진 식각 공정이 생략되므로 공정을 단순화시킬 수 있음은 물론, 상기 절연막 증착을 위한 고온의 열처리 공정을 피할 수 있으므로 트랜지스터의 소자 특성 열화를 방지할 수 있고, 내부회로 트랜지스터 형성영역 상의 보호막 식각 시에 문제되었던 실리콘 기판의 손실을 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 각 공정별 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법은, 도 2a에 도시된 바와 같이, 먼저, 내부회로 트랜지스터 형성영역 및 ESD(Electrostatic Discharge) 트랜지스터 형성영역이 구비된 실리콘 기판(21)을 제공한다.
이어서, 상기 실리콘 기판(21)의 내부회로 트랜지스터 형성영역 상에 게이트 산화막(22) 및 폴리실리콘막(23)의 적층 구조로 이루어지는 게이트(24)를 형성한다.
그다음, 상기 게이트(24) 양측의 실리콘 기판(21)에 이온주입을 실시하여 LDD(Lightly Doped Drain) 영역(25)을 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 상기 게이트(24)의 양측벽에 스페이서(26)를 형성한다.
그리고 나서, 상기 게이트(24)와 상기 스페이서(26)를 이온주입 마스크로 이용하여 상기 실리콘 기판(21)에 고농도 이온주입을 실시하여 소오스/드레인 영역(27)을 형성한다.
그런다음, 상기 결과의 구조 상에 Co/TiN막(28)을 형성한다.
이어서, 상기 Co/TiN막(28) 상에 상기 내부회로 트랜지스터 형성영역을 덮고, 상기 ESD 트랜지스터 형성영역을 노출시키는 감광막패턴(29)을 형성한다.
그리고, 도 2c에 도시된 바와 같이, 상기 감광막패턴을 식각 장벽으로 이용하여 상기 Co/TiN막(28)을 습식 식각하여 상기 ESD 트랜지스터 형성영역 상의 상기 Co/TiN막(28)을 제거한다. 여기서, 상기 Co/TiN막(28)의 습식 식각은 H2SO4 및 H2O2의 혼합액을 이용하거나, HCl 및 H2O2의 혼합액을 이용한다.
그리고 나서, 상기 감광막패턴을 제거한다. 이때, 상기 감광막패턴은 산소 플라즈마(Plasma)를 이용하여 제거한다.
다음으로, 도 2d에 도시된 바와 같이, 상기 결과물에 1차 RTA(Rapid Thermal Annealing) 공정을 실시하여 상기 게이트(24)와 소오스/드레인 영역(27)의 표면에 선택적으로 CoSi막을 형성한다. 여기서, 상기 1차 RTA공정은 670~750℃의 온도에서 실시한다.
이어서, 상기 1차 RTA공정 후에 미반응된 Co/TiN막을 습식 제거한다. 이때, 상기 미반응된 Co/TiN막의 습식 제거 시, H2SO4 및 H2O2의 혼합액을 이용하거나, HCl 및 H2O2의 혼합액을 이용한다.
그리고, 상기 결과물에 2차 RTA(Rapid Thermal Annealing) 공정을 실시하여 상기 게이트(24)와 소오스/드레인 영역(27)의 표면에 CoSi2막(30)을 형성한다. 여기서, 상기 2차 RTA공정은 800~850℃의 온도에서 실시한다.
상기와 같은 공정을 통해 제조되는 본 발명에 따른 반도체 소자는 ESD 트랜지스터 형성영역에 실리사이드층이 형성되는 것을 억제하기 위한 별도의 절연막의 증착 및 사진 식각 공정이 생략되므로 공정을 단순화시킬 수 있음은 물론, 상기 절연막 증착을 위한 고온의 열처리 공정을 피할 수 있으므로 트랜지스터의 소자 특성 열화를 방지할 수 있고, 내부회로 트랜지스터 형성영역 상의 보호막 식각 시에 문제되었던 실리콘 기판의 손실을 방지할 수 있다.
이상에서와 같이, 본 발명은 ESD 트랜지스터 형성영역에 실리사이드층이 형성되는 것을 억제하기 위한 별도의 절연막의 증착 및 사진 식각 공정이 생략되므로 공정을 단순화시킬 수 있다. 동시에, 본 발명은 상기 절연막 증착을 위한 고온의 열처리 공정을 피할 수 있으므로 트랜지스터의 소자 특성 열화를 방지할 수 있고, 내부회로 트랜지스터 형성영역 상의 보호막 식각 시에 문제되었던 실리콘 기판의 손실을 방지하여 소자의 신뢰성을 향상시킬 수 있다.
Claims (4)
- 내부회로 트랜지스터 형성영역 및 ESD 트랜지스터 형성영역이 구비된 실리콘 기판을 제공하는 단계;상기 실리콘 기판의 내부회로 트랜지스터 형성영역 상에 양측벽에 스페이서가 구비된 게이트를 형성하는 단계;상기 게이트 양측의 실리콘 기판에 이온주입을 실시하여 소오스/드레인 영역을 형성하는 단계;상기 소오스/드레인 영역이 형성된 결과물 상에 Co/TiN막을 형성하는 단계;상기 Co/TiN막 상에 상기 내부회로 트랜지스터 형성영역을 덮고, 상기 ESD 트랜지스터 형성영역을 노출시키는 감광막패턴을 형성하는 단계;상기 감광막패턴을 식각 장벽으로 이용하여 상기 Co/TiN막을 습식 식각해서 상기 ESD 트랜지스터 형성영역 상의 상기 Co/TiN막을 제거하는 단계;상기 감광막패턴을 제거하는 단계;상기 감광막패턴이 제거된 결과물에 1차 RTA공정을 실시하여 상기 게이트와 소오스/드레인 영역의 표면에 선택적으로 CoSi막을 형성하는 단계;상기 1차 RTA공정 후에 미반응된 Co/TiN막을 습식 제거하는 단계; 및상기 1차 RTA공정 후에 미반응된 Co/TiN막을 습식 제거한 결과물에 2차 RTA공정을 실시하여 상기 게이트와 소오스/드레인 영역의 표면에 CoSi2막을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 Co/TiN막의 습식 식각은 H2SO4 및 H2O2의 혼합액 및 HCl 및 H2O2의 혼합액 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 미반응된 Co/TiN막의 습식 제거는 H2SO4 및 H2O2의 혼합액 및 HCl 및 H2O2의 혼합액 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서, 상기 감광막패턴의 제거는 산소 플라즈마를 이용하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
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| KR20050073045A (ko) | 2005-07-13 |
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