KR100588782B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 반도체 소자 및 그 제조 방법은 반도체 기판의 살리사이드 영역의 액티브 영역과 비살리사이드 영역의 소자 분리막 상에 각각 게이트 절연막을 개재하며 게이트 전극용 다결정 실리콘층과 저항체용 다결정 실리콘층의 패턴을 형성시킨다. 그 다음에, 상기 게이트 전극용 다결정 실리콘층의 측벽에 스페이서를 형성시킴과 아울러 상기 저항체용 다결정 실리콘층을 둘러싸는 살리사이드 방지막을 형성시킨다. 그런 다음, 상기 살리사이드 영역의 액티브 영역에 소스/드레인을 형성시키고, 상기 살리사이드 영역의 게이트 전극과 소스/드레인에 살리사이층을 형성시킨다.
따라서, 본 발명은 상기 스페이서와 살리사이드 방지막의 형성 공정을 단순화시키면서 상기 저항체용 다결정 실리콘층에 살리사이드층이 형성되는 것을 방지할 수가 있다. 따라서, 상기 반도체 소자의 신뢰성 및 특성을 향상시키고 또한 수율도 향상시킬 수가 있다.
비살리사이드 영역, 살리사이드 방지막, 스페이서, 살리사이드층, 저항체

Description

반도체 소자 및 그 제조 방법{Semiconductor Device And Method For Manufacturing The Same}
도 1은 종래 기술에 의한 반도체 소자를 나타낸 단면 구조도.
도 2는 본 발명에 의한 반도체 소자를 나타낸 단면 구조도.
도 3a 내지 도 3h는 본 발명에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면 공정도.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 살리사이드 영역의 스페이서와 함께 비살리사이드 영역의 살리사이드 방지막을 형성하기 위한 제조 공정을 단순화시키도록 한 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화에 따라 상기 반도체 소자가 미세화되므로 모스 트랜지스터의 게이트 전극, 소스/드레인을 비롯하여 배선 등이 축소된다. 상기 게이트 전극의 축소는 상기 게이트 전극의 면 저항(sheet resistance)과 콘택 저항(contact resistance)을 증가시키므로 상기 반도체 소자의 동작 속도를 저하시킨다.
그럼에도 불구하고, 상기 반도체 소자의 고속화에 대한 요구가 점차 증가한다. 이러한 요구를 충족시키기 위해 상기 게이트 전극의 면 저항과 콘택 저항을 저감시키기 위한 방안들이 제안되어왔다. 이러한 방안들 중에는 상기 게이트 전극과 상기 소스/드레인 상에 낮은 비저항의 실리사이드(Silicide)층을 형성시키는 방법이 널리 사용되고 있다.
초기의 실리사이드 공정은 상기 게이트 전극에 실리사이드층을 형성시키는 공정과 상기 소스/드레인에 실리사이드층 형성시키는 공정을 각각 별개의 단계에서 진행하였으나, 제조 공정이 복잡하고 제조 비용이 많이 소요되는 문제점을 갖고 있었다.
최근에는 상기 실리사이드 공정의 단순화 및 제조 비용의 절감을 위하여 살리사이드(Salicide: Self Aligned Silicide) 공정이 도입되고 있다. 상기 살리사이드 공정은 상기 게이트 전극과 소스/드레인 상에 상기 실리사이드층을 하나의 동일 공정에 의해 동시에 형성시킨다. 즉, 상기 살리사이드 공정은 단결정 실리콘과 다결정 실리콘 및 절연막 상에 동시에 고융점 금속층을 적층하고 나서 상기 고융점 금속층을 열처리하면, 상기 단결정 실리콘 및 다결정 실리콘 상의 고융점 금속층은 실리사이드층으로 실리사이드화되지만, 상기 절연막 상의 고융점 금속은 실리사이드화되지 않고 그대로 유지된다. 이후, 상기 실리사이드화되지 않은 고융점 금속을 식각공정에 의해 제거시킴으로써 상기 실리사이드층을 상기 단결정 실리콘 및 다결정 실리콘 상에만 잔존시킬 수가 있다.
이러한 살리사이드 공정은 기존의 화학 기상 증착 공정을 이용한 살리사이드 공정을 대치하게 되었고, 특히 금속의 전기적 저항 및 실리사이드의 전기적 저항이 양호한 티타늄 살리사이드 공정 또는 코발트 살리사이드 공정이 반도체 소자의 제조 공정에 널리 사용되고 있다.
종래의 반도체 소자는 도 1에 도시된 바와 같이, 반도체 기판(10)의 액티브 영역을 정의하기 위한 소자 분리 영역에 소자 분리막(11)이 형성되고, 상기 반도체 기판(10)의 살리사이드 영역(13)의 액티브 영역에 트랜지스터(20)가 형성되고, 상기 반도체 기판(10)의 비살리사이드 영역(15)의 소자 분리막(11) 상에 저항체(40)가 형성된다.
즉, 상기 트랜지스터(20)는 상기 살리사이드 영역(13)의 액티브 영역 상에 게이트 절연막(21)이 형성되고, 상기 게이트 절연막(21) 상에 게이트 전극용 다결정 실리콘층(23)이 형성되고, 상기 다결정 실리콘층(23)의 좌, 우 양측벽에 라이너 산화막(25)을 개재하며 질화막의 스페이서(27)가 형성되고, 상기 다결정 실리콘층(23)을 가운데 두고 상기 반도체 기판(10)의 액티브 영역에 소스/드레인(S/D)이 이격하여 형성되고, 상기 다결정 실리콘층(23)과 소스/드레인(S/D)의 표면에 살리사이드층(31)이 형성된 구조로 이루어진다.
또한, 상기 비살리사이드 영역(15)의 소자 분리막(11) 상에 게이트 절연막(22)이 형성되고, 상기 게이트 절연막(22) 상에 저항체용 다결정 실리콘층(24)이 형성되고, 상기 다결정 실리콘층(24)의 좌, 우 양측벽에 라이너 산화막(26)을 개재하며 질화막의 스페이서(28)가 형성되고, 상기 다결정 실리콘층(24)의 표면 상에 살리사이드층의 형성을 방지하기 위한 살리사이드 방지막(30)이 형성된다.
그런데, 종래의 반도체 소자의 경우, 상기 살리사이드 영역(13)의 살리사이드 방지막을 제거하고 상기 비살리사이드 영역(15)의 살리사이드 방지막(30)을 잔존시키기 위하여 상기 비살리사이드 영역(15)의 살리사이드 방지막(30) 상에 감광막의 패턴(미도시)을 형성하는 사진 공정에서 진행할 때, 미세한 에러가 발생할 수 있다. 이러한 상태에서 습식 식각 공정을 진행하면, 식각 공정용 식각액이 상기 살리사이드 영역(13)에 인접한, 비살리사이드 영역(15)의 살리사이드 방지막(30)의 가장자리부를 언더컷(undercut)시킴으로써 상기 다결정 실리콘층(24)의 일부분을 노출시킨다.
그 결과, 살리사이드 공정을 진행하고 나면, 상기 다결정 실리콘층(23)과 소스/드레인(S/D)의 표면에 살리사이드층(31)이 형성됨과 아울러 상기 다결정 실리콘층(24)의 표면에도 상기 살리사이드층(31)이 형성되므로 상기 저항체(40)의 저항값은 원하지 않는 값으로 변경된다. 이로써, 상기 반도체 소자의 신뢰성 및 특성이 저하되고 나아가 수율이 저하된다.
또한, 도면에 도시하지 않았지만, 상기 살리사이드 영역(13)과 비살리사이드 영역(15)이 접하는 부분에서는 좁은 폭의 액티브 영역이 노출될 경우, 살리사이드 공정을 진행하고 나면, 상기 부분의 액티브 영역 상에 비정상적으로 살리사이드층 이 형성되므로 살리사이드 응집(salicide agglomeration) 현상이 발생한다. 이로써, 상기 액티브 영역의 결함이 다발하므로 반도체 소자의 신뢰성 및 특성이 저하되고 나아가 수율이 저하된다.
그래서, 최근에는 이러한 문제점을 해결하기 위한 방법의 하나로서, 상기 비살리사이드 영역(15)에만 살리사이드 방지막(30)의 패턴을 형성할 때 건식 식각 공정을 이용하고 있다. 그러나, 상기 건식 식각 공정은 상기 반도체 기판(10)의 액티브 영역의 표면에 플라즈마 손상을 주므로 상기 액티브 영역의 표면에 결함을 유발시킨다. 그 결과, 상기 살리사이드 영역의 소스/드레인의 도펀트(dopant)가 후속의 살리사이드 공정의 열처리 단계에서 확산되므로 상기 살리사이드 영역의 트랜지스터의 문턱전압의 변화하고, 숏 채널 효과(short channel effect; SCE)가 심화된다. 이로써 반도체 소자의 신뢰성 및 특성이 저하되고 나아가 수율이 저하된다.
더욱이, 종래의 반도체 소자의 제조 방법은 스페이서와 살리사이드 방지막을 절연막을 각각 별도의 적층 공정에 의해 적층하고, 상기 살리사이드 방지막을 사진 식각 공정에 의해 상기 비살리사이드 영역에만 잔존시키므로 제조 공정의 단순화가 어렵다.
따라서, 본 발명의 목적은 반도체 기판의 비살리사이드 영역 상에 살리사이드층이 형성되는 것을 방지하면서도 상기 반도체 기판의 살리사이드 영역과 함께 비살리사이드 영역 상에 반도체 소자를 제조하기 위한 제조 공정을 단순화시키는데 있다.
본 발명의 다른 목적은 반도체 소자의 저항값과 문턱 전압을 안정화시킴으로써 반도체 소자의 신뢰성과 특성을 향상시키는데 있다.
본 발명의 또 다른 목적은 반도체 소자의 제조 공정의 원가 절감을 이루는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자는
살리사이드 영역과 비살리사이드 영역을 갖는 반도체 기판; 상기 반도체 기판의 살리사이드 영역의 액티브 영역 상에 게이트 절연막을 개재하며 형성된 게이트 전극; 상기 게이트 전극의 측벽에 형성된 스페이서; 상기 게이트 전극을 사이에 두고 이격하며 상기 액티브 영역에 형성된 소스/드레인; 상기 반도체 기판의 비살리사이드 영역의 소자 분리막 상에 형성된 저항체용 다결정 실리콘층; 상기 저항체용 다결정 실리콘층의 살리사이드화 반응을 방지하기 위해 상기 다결정 실리콘층을 둘러싸도록 형성된 살리사이드 방지막; 및 상기 게이트 전극과 상기 소스/드레인 상에 형성된 살리사이드층을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 살리사이드 방지막이 상기 스페이서와 동일한 재질의 절연막으로 형성될 수 있다.
바람직하게는, 상기 살리사이드 방지막이 질화막으로 형성될 수 있다.
또한, 이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
반도체 기판의 살리사이드 영역의 액티브 영역 상에 게이트 절연막을 개재하며 게이트 전극용 다결정 실리콘층의 패턴을 형성시킴과 아울러 상기 반도체 기판의 비살리사이드 영역의 소자 분리막 상에 저항체용 다결정 실리콘층의 패턴을 형성시키는 단계; 상기 게이트 전극용 다결정 실리콘층의 패턴의 측벽에 스페이서를 형성시킴과 아울러 상기 저항체용 다결정 실리콘층을 둘러싸는, 상기 저항체용 다결정 실리콘층의 살리사이드화 반응을 방지하기 위한 살리사이드 방지막을 형성시키는 단계; 상기 게이트 전극용 다결정 실리콘층을 사이에 두고 이격하며, 상기 살리사이드 영역의 액티브 영역에 형성된 소스/드레인을 형성시키는 단계; 및 상기 게이트 전극용 다결정 실리콘층과 상기 소스/드레인에 살리사이드층을 형성시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 스페이서와 함께 상기 살리사이드 방지막을 형성시키는 단계는
상기 게이트 전극용 다결정 실리콘층의 패턴과 상기 저항체용 다결정 실리콘층을 포함하여 상기 반도체 기판의 전역 상에 절연막을 적층시키는 단계; 상기 저항체용 다결정 실리콘층의 패턴 상에 위치하도록 상기 절연막 상에 식각 마스크층의 패턴을 형성시키는 단계; 및 상기 식각 마스크층의 패턴 외측의 절연막을 이방성 식각 특성을 갖는 식각 공정에 의해 식각시킴으로써 상기 스페이서를 형성시킴과 아울러 상기 살리사이드 방지막을 형성시키는 단계를 포함할 수 있다.
바람직하게는, 상기 스페이서와 상기 살리사이드 방지막을 질화막으로 형성시킬 수가 있다.
따라서, 본 발명은 상기 스페이서와 살리사이드 방지막의 형성 공정을 단순화시키고 살리사이드 영역에서의 살리사이드층 형성을 방지할 수 있다.
이하, 본 발명에 의한 반도체 소자 및 그 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일한 부호를 부여한다.
도 2는 본 발명에 의한 반도체 소자를 나타낸 단면 구조도이다. 도 2를 참조하면, 본 발명의 반도체 소자에서는 반도체 기판(10)의 액티브 영역을 정의하기 위해 상기 반도체 기판(10)의 소자 분리 영역에 소자 분리막(11)이 형성된다. 상기 소자 분리막(11)은 샐로우 트렌치 아이솔레이션(shallow trench isolation: STI) 공정에 의해 형성되어 있지만, 로코스(LOCOS: local oxidation of silicon) 공정 등에 의해 형성될 수도 있다.
또한, 상기 반도체 기판(10)의 살리사이드 영역(13)의 액티브 영역 상에 트랜지스터(20)가 형성되고, 상기 반도체 기판(10)의 비살리사이드 영역(15)에 저항체(60)가 형성된다.
즉, 상기 트랜지스터(20)는 상기 살리사이드 영역(13)의 액티브 영역 상에 게이트 절연막(21)이 형성되고, 상기 게이트 절연막(21) 상에 게이트 전극용 다결정 실리콘층(23)이 형성되고, 상기 다결정 실리콘층(23)의 좌, 우 양측벽에 라이너 절연막인 라이너 산화막(25)을 개재하며 질화막의 스페이서(27)가 형성되고, 상기 다결정 실리콘층(23)을 가운데 두고 상기 반도체 기판(10)의 액티브 영역에 소스/드레인(S/D)이 이격하여 형성되고, 상기 다결정 실리콘층(23)과 소스/드레인(S/D)의 표면에 살리사이드층(31)이 형성된 구조로 이루어진다.
또한, 상기 비살리사이드 영역(15)의 소자 분리막(11) 상에 게이트 절연막(22)이 형성되고, 상기 게이트 절연막(22) 상에 저항체용 다결정 실리콘층(24)이 형성되고, 상기 다결정 실리콘층(24)을 둘러싸도록 라이너 절연막인 라이너 산화막(26)을 개재하며, 살리사이드층의 형성을 방지하기 위한 살리사이드 방지막(32)이 형성된다. 상기 살리사이드 방지막(32)은 상기 스페이서(27)와 동질로 형성된다.
이와 같은 구성을 갖는 반도체 소자의 경우, 상기 스페이서(27)와 살리사이드 방지막(32)은 하나의 동일한 적층 공정에 의해 적층된 절연막, 예를 들어 질화막으로 이루어진다. 상기 스페이서(27)가 이방성 건식 식각 공정에 의해 형성될 때, 상기 살리사이드 방지막(32)은 상기 살리사이드 영역(15)의 다결정 실리콘층(24)을 둘러싸도록 형성된다.
따라서, 본 발명은 살리사이드 영역의 스페이서와 비살리사이드 영역의 살리사이드 방지막을 위한 절연막을 각각의 적층 공정에 의해 적층하는 대신에 하나의 동일한 적층 공정에 의해 적층할 수 있고, 또한 상기 스페이서와 상기 살리사이드 방지막을 형성하기 위해 하나의 동일한 건식 식각 공정에 의해 형성시키므로 반도체 소자의 제조 공정을 단순화시키고 나아가 생산 원가를 절감시킬 수 있다.
또한, 본 발명은 상기 살리사이드 영역의 저항체에 살리사이드층이 형성되는 것을 확실하게 방지할 수가 있으므로 상기 저항체의 저항값을 안정화시킬 수가 있다. 뿐만 아니라, 상기 스페이서와 상기 살리사이드 방지막을 형성하기 위해 하나의 동일한 건식 식각 공정에 의해 형성시키므로 상기 살리사이드 영역의 액티브 영역의 표면이 플라즈마 손상을 입는 것을 방지하고 나아가 상기 살리사이드 영역의 트랜지스터의 문턱전압의 변화를 억제하고 숏 채녈 효과를 완화시킬 수가 있다. 따라서, 상기 반도체 소자의 신뢰성 및 특성을 향상시키고 또한 수율도 향상시킬 수가 있다.
도 3a 내지 도 3g는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다. 도 3a를 참조하면,
먼저, 반도체 기판(10), 예를 들어 p형과 같은 제 1 도전형 단결정 실리콘 기판의 액티브 영역을 정의하기 위해 상기 반도체 기판(10)의 소자 분리 영역에 소자 분리막(11)을 형성시킨다. 여기서, 상기 소자 분리막(11)을 샐로우 트렌치 아이솔레이션(STI) 공정에 의해 형성하는 것처럼 도시되어 있지만, 로코스(LOCOS) 공정 등에 의해 형성하는 것도 가능함은 자명한 사실이다.
여기서, 상기 반도체 기판(10)은 살리사이드 영역(13)과, 비살리사이드 영역(15)으로 구분된다. 상기 비살리사이드 영역(15)은 저항체와 정전기 보호 회로 등을 위한 부분을 포함한다.
이후, 상기 반도체 기판(10)의 액티브 영역 상에 게이트 절연막, 예를 들어 산화막을 원하는 두께로 적층시키고, 상기 게이트 절연막 상에 게이트 전극을 위한 도전층, 예를 들어 다결정 실리콘층을 원하는 두께로 적층시킨다. 이때, 상기 게이트 절연막으로서의 산화막을 예를 들어, 열 산화 공정에 의해 형성할 수 있다.
그 다음에 사진 식각 공정을 이용하여 상기 살리사이드 영역(13)의 액티브 영역의 게이트 전극 형성 영역 상에 게이트 전극용 다결정 실리콘층(23)과 게이트 절연막(21)의 패턴을 형성시킴과 아울러 상기 비살리사이드 영역(15)의 소자 분리막(11)의 저항체 형성 영역 상에 저항체용 다결정 실리콘층(24)과 게이트 절연막(22)의 패턴을 형성시킨다.
도 3b를 참조하면, 이어서, 상기 다결정 실리콘층(23)과 게이트 절연막(21)의 패턴을 이온주입 마스크층으로 이용하여 상기 살리사이드 영역(13)의 액티브 영역에 엘디디(LDD: lightly doped drain) 형성을 위한 불순물, 예를 들어 제 2 도전형인 n형 불순물을 저농도로 이온주입시킨다.
한편, 본 발명은 상기 반도체 기판(10)에 n형 모스트랜지스터를 형성하는 것을 기준으로 설명하고 있지만, 상기 반도체 기판(10)에 상기 n형 모스트랜지스터와 함께 p형 모스트랜지스터를 형성할 수도 있다. 따라서, 상기 n형 모스트랜지스터를 형성할 경우, 상기 n형 모스트랜지스터를 위한 반도체 기판(10)의 부분을 제외하고 상기 p형 모스트랜지스터를 위한 반도체 기판(10)의 부분(미도시) 상에 사진 공정에 의해 예를 들어 감광막의 패턴(미도시)과 같은 이온주입 마스크층을 형성한 후 상기 n형 불순물을 저농도로 이온주입하여야 함은 주지의 사실이다. 이와 마찬가지로, 상기 p형 모스트랜지스터를 형성할 경우, 상기 p형 모스트랜지스터를 위한 반도체 기판(10)의 부분(미도시)을 제외하고 상기 n형 모스트랜지스터를 위한 반도체 기판(10)의 부분 상에 사진 공정에 의해 예를 들어 감광막의 패턴(미도시)과 같은 이온주입 마스크층을 형성한 후 p형 불순물을 저농도로 이온주입하여야 함은 주지의 사실이다. 물론, 상기 n형 불순물 및 상기 p형 불순물의 이온주입 순서는 서로 바뀌어도 좋다.
도 3c를 참조하면, 그런 다음, 상기 다결정 실리콘층(23),(24)을 포함하여 반도체 기판(10)의 전면 상에 라이너 절연막, 예를 들어 라이너 산화막(125)을 적층하고, 상기 라이너 산화막(125) 상에 도 3d의 스페이서(27) 및 살리사이드 방지막(32)을 위한 절연막, 예를 들어 상기 라이너 산화막(125)과의 식각 선택비가 큰 질화막(127)을 적층시킨다. 여기서, 상기 라이너 산화막(125)은 도 3d에 도시된 바와 같이, 스페이서(27)와 살리사이드 방지막(32)을 형성하기 위해 상기 질화막(127)의 식각할 때 식각 정지막으로서의 역할을 담당한다.
따라서, 본 발명은 상기 스페이서(27) 및 살리사이드 방지막(32)을 위한 절연막을 하나의 동일한 적층 공정에 의해 적층시키므로 스페이서와 살리사이드 방지막을 별개의 적층 공정에 의해 적층하는 종래에 비하여 제조 공정을 단순화시키고 나아가 생산 원가를 절감할 수 있다.
이후, 상기 라이너 산화막(125) 및 질화막(127)을 개재하며 상기 다결정 실리콘층(24) 상에 식각 마스크층, 예를 들어 감광막(129)의 패턴을 형성시킨다. 이때, 상기 감광막(129)의 패턴은 상기 다결정 실리콘층(24)의 폭보다 넓게 형성하는 것이 바람직한데, 이는 상기 살리사이드 방지막(32)이 상기 다결정 실리콘층(24)을 둘러싸도록 형성함으로써 상기 저항체(60)용 다결정 실리콘층(24)의 살리사이드 반 응을 방지하기 위함이다.
도 3d를 참조하면, 그 다음에, 상기 감광막(129)의 패턴을 식각 마스크층으로 이용하여 도 3c의 질화막(127)을 이방성 식각 특성을 갖는 건식 식각 공정, 예를 들어 반응성 이온 식각 공정에 의해 식각시킨다. 따라서, 상기 다결정 실리콘층(23)의 좌, 우 양측벽에 상기 라이너 산화막(125)을 개재하며 스페이서(27)가 형성되고, 상기 스페이서(27) 외측의 라이너 산화막(125)이 노출된다. 이와 아울러, 상기 다결정 실리콘층(24)을 둘러싸는 살리사이드 방지막(32)이 형성된다.
따라서, 본 발명은 상기 스페이서(27)와 함께 상기 살리사이드 방지막(32)을 형성시키므로 스페이서와 살리사이드 방지막을 별개의 식각 공정에 의해 각각 형성하는 종래에 비하여 제조 공정을 단순화시킬 수가 있고 나아가 생산 원가를 절감할 수 있다.
또한, 본 발명은 상기 비살리사이드 영역의 저항체용 다결정 실리콘층(24)에 살리사이드층이 형성되는 것을 확실하게 방지할 수가 있으므로 상기 저항체의 저항값을 안정화시킬 수가 있다.
뿐만 아니라, 상기 스페이서(27)와 살리사이드 방지막(32)을 하나의 동일한 건식 식각 공정에 의해 형성시키므로 상기 살리사이드 영역의 액티브 영역의 표면이 플라즈마 손상을 입는 것을 방지할 수 있다. 그 결과, 후속의 살리사이드화 반응을 위한 열처리 공정에서 소스/드레인(S/D)의 불순물이 확산하는 것을 억제할 수 있으므로 상기 살리사이드 영역의 트랜지스터의 문턱전압의 변화를 억제하고 숏 채 녈 효과를 완화시킬 수가 있다. 따라서, 상기 반도체 소자의 신뢰성 및 특성을 향상시키고 또한 수율도 향상시킬 수가 있다.
도 3e를 참조하면, 이후, 도 3d의 감광막(129)의 패턴을 제거하고 나서 상기 다결정 실리콘층(23)과 스페이서(27)를 이온주입 마스크층으로 이용하여 상기 반도체 기판(10)의 액티브 영역에 n형 모스트랜지스터의 소스/드레인(S/D)을 위한 n형 불순물을 고농도로 이온주입시킨다.
한편, 상기 반도체 기판(10)에 상기 n형 모스트랜지스터와 함께 p형 모스트랜지스터를 형성할 경우, 상기 n형 모스트랜지스터를 위한 반도체 기판(10)의 부분을 제외하고 상기 p형 모스트랜지스터를 위한 반도체 기판(10)의 부분(미도시) 상에 사진 공정에 의해 예를 들어 감광막의 패턴(미도시)과 같은 이온주입 마스크층을 형성한 후 상기 n형 모스트랜지스터의 소스/드레인(S/D)을 위한 n형 불순물을 고농도로 이온주입하여야 함은 주지의 사실이다. 이와 마찬가지로, 상기 p형 모스트랜지스터를 형성할 경우, 상기 p형 모스트랜지스터를 위한 반도체 기판(10)의 부분(미도시)을 제외하고 상기 n형 모스트랜지스터를 위한 반도체 기판(10)의 부분 상에 사진 공정에 의해 예를 들어 감광막의 패턴(미도시)과 같은 이온주입 마스크층을 형성한 후 p형 모스트랜지스터의 소스/드레인(S/D)을 위한 p형 불순물을 고농도로 이온주입하여야 함은 주지의 사실이다. 물론, 상기 n형 불순물 및 상기 p형 불순물의 이온주입 순서는 서로 바뀌어도 좋다.
도 3f를 참조하면, 이어서, 열처리 공정, 예를 들어 급속 열처리 공정 등을 이용하여 상기 엘디디를 위한 저농도의 n형 불순물과 상기 소스/드레인(S/D)을 위 한 고농도의 n형 불순물을 확산시킴으로써 상기 반도체 기판(10)의 액티브 영역에 상기 게이트 전극용 다결정 실리콘층(23)을 가운데 두고 이격한, 엘디디 구조를 갖는 소스드레인(S/D)을 형성시킨다.
도 3g를 참조하면, 그런 다음, 예를 들어 습식 식각 공정을 이용하여 상기 스페이서(27)와 상기 살리사이드 방지막(32)을 제외한 라이너 산화막(125)을 제거시킴으로써 상기 다결정 실리콘층(23)과 소스/드레인(S/D)의 표면을 노출시킨다. 이때, 상기 스페이서(27)와 살리사이드 방지막(32)은 상기 라이너 산화막(125)과의 식각 선택비가 크므로 식각 마스크층을 형성하기 위한 사진 공정을 진행하지 않아도 좋다.
도 3h를 참조하면, 이후, 상기 다결정 실리콘층(23)과 소스/드레인(S/D)을 포함하여 상기 반도체 기판(10)의 전역 상에 살리사이드층을 위한 고융점 금속층을 적층시키고, 상기 고융점 금속층을 열처리 공정에 의해 살리사이드화 반응시킴으로써 상기 다결정 실리콘층(23)과 소스/드레인(S/D) 상에 살리사이드층(31)을 형성시킨다. 이때, 상기 스페이서(27)와 살리사이드 방지막(32)을 포함하여 모든 절연막 상의 금속층은 살리사이드화 반응을 일으키지 않고 그대로 유지된다.
이어서, 상기 살리사이드화 반응을 일으키지 않은 고융점 금속층을 식각 공정, 예를 들어 습식 식각 공정에 의해 제거시킴으로써 상기 다결정 실리콘층(23)과 소스/드레인(S/D) 상의 살리사이드층(31)을 남기고 상기 스페이서(27)와 살리사이드 방지막(32)을 노출시킨다. 따라서, 본 발명의 반도체 소자의 제조 공정이 완료된다.
이때, 상기 살리사이드 방지막(32)은 상기 다결정 실리콘층(24) 상에 살리사이드층이 형성되는 것을 방지하므로 상기 저항체(60)의 저항값을 안정화시킬 수가 있다.
따라서, 본 발명은 반도체 기판의 살리사이드 영역의 스페이서를 형성시킴과 아울러 상기 반도체 기판의 비살리사이드 영역의 살리사이드 방지막을 형성시키므로 반도체 소자의 제조 공정을 단순화시키고, 생산 원가를 절감시킬 수가 있다.
또한, 본 발명은 상기 살리사이드 방지막을 상기 비살리사이드 영역의 저항체용 다결정 실리콘층을 둘러싸도록 형성하므로 상기 저항체용 다결정 실리콘층에 살리사이드층이 형성되는 것을 방지할 수가 있으므로 상기 저항체의 저항값을 안정화시킬 수가 있다.
더욱이, 본 발명은 상기 스페이서와 살리사이드 방지막을 하나의 동일한 건식 식각 공정에 의해 형성시키므로 상기 살리사이드 영역의 액티브 영역의 표면이 플라즈마 손상을 입는 것을 방지할 수 있다. 그 결과, 후속의 살리사이드화 반응을 위한 열처리 공정에서 소스/드레인(S/D)의 불순물이 확산하는 것을 억제할 수 있으므로 상기 살리사이드 영역의 트랜지스터의 문턱전압의 변화를 억제하고 숏 채녈 효과를 완화시킬 수가 있다. 따라서, 상기 반도체 소자의 신뢰성 및 특성을 향상시키고 또한 수율도 향상시킬 수가 있다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자 및 그 제조 방법은 반도체 기판의 살리사이드 영역의 액티브 영역과 비살리사이드 영역의 소자 분리막 상에 각각 게이트 절연막을 개재하며 게이트 전극용 다결정 실리콘층과 저항체용 다결정 실리콘층의 패턴을 형성시킨다. 그 다음에, 상기 게이트 전극용 다결정 실리콘층의 측벽에 스페이서를 형성시킴과 아울러 상기 저항체용 다결정 실리콘층을 둘러싸는 살리사이드 방지막을 형성시킨다. 그런 다음, 상기 살리사이드 영역의 액티브 영역에 소스/드레인을 형성시키고, 상기 살리사이드 영역의 게이트 전극과 소스/드레인에 살리사이층을 형성시킨다.
따라서, 본 발명은 상기 스페이서와 살리사이드 방지막의 형성 공정을 단순화시키므로 생산 원가를 절감시킬 수가 있다.
또한, 상기 저항체용 다결정 실리콘층에 살리사이드층이 형성되는 것을 방지할 수가 있으므로 상기 저항체의 저항값을 안정화시킬 수가 있다. 더욱이, 본 발명은 상기 살리사이드 영역의 액티브 영역의 표면이 플라즈마 손상을 입는 것을 방지할 수 있으므로 상기 살리사이드 영역의 트랜지스터의 문턱전압의 변화를 억제하고 숏 채녈 효과를 완화시킬 수가 있다. 따라서, 상기 반도체 소자의 신뢰성 및 특성을 향상시키고 또한 수율도 향상시킬 수가 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (6)

  1. 살리사이드 영역과 비살리사이드 영역을 갖는 반도체 기판;
    상기 반도체 기판의 살리사이드 영역의 액티브 영역 상에 게이트 절연막을 개재하며 형성된 게이트 전극;
    상기 게이트 전극의 측벽에 형성된 스페이서;
    상기 게이트 전극을 사이에 두고 이격하며 상기 액티브 영역에 형성된 소스/드레인;
    상기 반도체 기판의 비살리사이드 영역의 소자 분리막 상에 형성된 저항체용 다결정 실리콘층;
    상기 저항체용 다결정 실리콘층의 살리사이드화 반응을 방지하기 위해 상기 다결정 실리콘층을 둘러싸도록 형성된 살리사이드 방지막; 및
    상기 게이트 전극과 상기 소스/드레인 상에 형성된 살리사이드층을 포함하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 살리사이드 방지막이 상기 스페이서와 동일한 재질의 절연막으로 형성된 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서, 상기 살리사이드 방지막이 질화막으로 형성된 것을 특징으로 하는 반도체 소자.
  4. 반도체 기판의 살리사이드 영역의 액티브 영역 상에 게이트 절연막을 개재하며 게이트 전극용 다결정 실리콘층의 패턴을 형성시킴과 아울러 상기 반도체 기판의 비살리사이드 영역의 소자 분리막 상에 저항체용 다결정 실리콘층의 패턴을 형성시키는 단계;
    상기 게이트 전극용 다결정 실리콘층의 패턴의 측벽에 스페이서를 형성시킴과 아울러 상기 저항체용 다결정 실리콘층을 둘러싸는, 상기 저항체용 다결정 실리콘층의 살리사이드화 반응을 방지하기 위한 살리사이드 방지막을 형성시키는 단계;
    상기 게이트 전극용 다결정 실리콘층을 사이에 두고 이격하며, 상기 살리사이드 영역의 액티브 영역에 형성된 소스/드레인을 형성시키는 단계; 및
    상기 게이트 전극용 다결정 실리콘층과 상기 소스/드레인에 살리사이드층을 형성시키는 단계를 포함하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서, 상기 스페이서와 함께 상기 살리사이드 방지막을 형성시키는 단계는
    상기 게이트 전극용 다결정 실리콘층의 패턴과 상기 저항체용 다결정 실리콘층을 포함하여 상기 반도체 기판의 전역 상에 절연막을 적층시키는 단계;
    상기 저항체용 다결정 실리콘층의 패턴 상에 위치하도록 상기 절연막 상에 식각 마스크층의 패턴을 형성시키는 단계; 및
    상기 식각 마스크층의 패턴 외측의 절연막을 이방성 식각 특성을 갖는 식각 공정에 의해 식각시킴으로써 상기 스페이서를 형성시킴과 아울러 상기 살리사이드 방지막을 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 4 항 또는 제 5 항에 있어서, 상기 스페이서와 상기 살리사이드 방지막을 질화막으로 형성시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7645660B2 (en) * 2005-12-21 2010-01-12 Stmicroelectronics, Inc. Method for manufacturing high-stability resistors, such as high ohmic poly resistors, integrated on a semiconductor substrate
KR100685887B1 (ko) * 2005-12-29 2007-02-26 동부일렉트로닉스 주식회사 씨모스 이미지 센서의 제조방법
KR100968645B1 (ko) * 2007-12-28 2010-07-06 매그나칩 반도체 유한회사 반도체 집적회로의 저항체 제조 방법
KR20120081288A (ko) * 2011-01-11 2012-07-19 삼성전자주식회사 저항소자를 구비하는 집적회로 소자 및 이의 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1197649A (ja) * 1997-09-25 1999-04-09 Mitsubishi Electric Corp 半導体装置及びその製造方法
US20020123192A1 (en) * 1999-02-08 2002-09-05 Chartered Semiconductor Manufacturing Ltd. Selective salicide process by reformation of silicon nitride sidewall spacers
KR20030088750A (ko) * 2002-05-15 2003-11-20 삼성전자주식회사 저온에서 질화막을 형성하는 고집적 디바이스의 제조 방법
KR20050050211A (ko) * 2003-11-25 2005-05-31 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4845299B2 (ja) * 2001-03-09 2011-12-28 富士通セミコンダクター株式会社 半導体装置の製造方法
US6743669B1 (en) * 2002-06-05 2004-06-01 Lsi Logic Corporation Method of reducing leakage using Si3N4 or SiON block dielectric films
JP4108444B2 (ja) * 2002-10-31 2008-06-25 富士通株式会社 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1197649A (ja) * 1997-09-25 1999-04-09 Mitsubishi Electric Corp 半導体装置及びその製造方法
US20020123192A1 (en) * 1999-02-08 2002-09-05 Chartered Semiconductor Manufacturing Ltd. Selective salicide process by reformation of silicon nitride sidewall spacers
KR20030088750A (ko) * 2002-05-15 2003-11-20 삼성전자주식회사 저온에서 질화막을 형성하는 고집적 디바이스의 제조 방법
KR20050050211A (ko) * 2003-11-25 2005-05-31 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법

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