KR20030088750A - 저온에서 질화막을 형성하는 고집적 디바이스의 제조 방법 - Google Patents

저온에서 질화막을 형성하는 고집적 디바이스의 제조 방법 Download PDF

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Abstract

저온에서 질화막을 형성한 고집적 디바이스의 제조 방법이 개시되어있다. 반도체 기판 상에 필드 영역과 액티브 영역을 구분하고 상기 기판상에 폴리실리콘막으로 이루어진 게이트 전극을 포함하는 트랜지스터를 형성한다. 상기 기판 및 트랜지스터의 상부면에 선택적으로 코발트 실리사이드막을 형성하고 상기 코발트 실리사이드막이 형성된 부분을 포함한 기판 전면에 원자층 적층 방식으로 Si3N4를 증착시켜 질화막을 형성한다. 상기 질화막 상에 산화물로 형성되는 절연막을 증착하고 상기 절연막 및 질화막의 소정 부위를 순차적으로 식각하여 코발트 실리사이드막 및 필드 영역의 최상부면이 노출되는 콘택홀을 형성한 후, 상기 콘택홀에 금속 물질을 증착한다. 따라서, 통상의 화학 기상 증착 방법보다 낮은 온도로 기판 전면에 걸쳐 균일한 막을 증착하여, 스텝 커버리지가 우수한 질화막을 형성한다.

Description

저온에서 질화막을 형성하는 고집적 디바이스의 제조 방법{Method of manufacturing high density device having nitride layer deposited at low temperature}
본 발명은 저온에서 질화막을 형성한 고집적 디바이스의 제조 방법에 관한 것으로, 상세하게는 원자층 적층 방식(atomic layer deposition; ALD)으로 Si3N4을 증착하여 질화막을 형성한 고집적 디바이스의 제조 방법에 관한 것이다.
급속도로 발전하는 정보화 사회에 있어서 대량의 정보를 보다 빠르게 처리하게 위해 데이터 전송속도가 높은 고집적 디바이스가 요구되고 있다. 따라서, 다층으로 형성된 초미세의 패턴이 요구되고 있다. 일반적으로 패턴을 다층으로 형성하기 위한 사진 공정(photolithography)은 기판에 막을 성막하고, 노광 및 현상하는 과정을 반복하여 이루어진다. 상기한 디바이스의 박막 형성에서는 낮은 열적 버지트(budget), 우수한 스텝 커버리지(step-coverage), 박막 두께의 정확한 제어, 간단한 공정 변수 및 낮은 오염도 등이 엄격하게 요구되고 있다.
고집적 디바이스를 형성하는 방법을 간략히 설명하면, 먼저 실리콘 기판상에 필드 산화(field oxide)막을 형성함으로써 액티브 영역을 정의한다.
일반적으로, 상기 필드 산화막을 형성하기 위한 공정으로 셸로우 트렌치 분리(Shallow Trench Isolation; STI) 공정이 사용되고 있다. 상기 셸로우 트렌치 분리 공정은 미세한 패턴들간에 간섭 없이 액티브 영역을 정의하기 위해 격리에 필요한 만큼의 깊이로 실리콘 웨이퍼(Si-wafer)를 식각하여 트렌치를 형성하고 산화막을 채운 후 평탄화하여 소자 격리를 구현하는 공정이다. 이때, 상기 트렌치 내에 누설 전류의 발생을 억제하고 게이트 산화막의 특성을 향상시키기 위하여 질화막 라이너를 증착하며, 상기 질화막은 차후 진행되는 식각 공정시 균일하게 식각되기 위해 균일하게 도포되어야 한다.
이어서, 상기 기판상에 트랜지스터(transistor)를 형성하고 절연막을 도포한 후, 사진 공정으로 콘택홀(contact hole)을 형성한다. 상기한 공정을 거친 후, 고집적 디바이스의 종류에 따라 비트라인 및 커패시터 등을 형성하는 공정을 진행하여 디바이스를 완성한다.
일반적으로 트랜지스터 및 비트라인 등에 형성되는 스페이서는 SiON 과 같은 질화막을 화학 기상 증착으로 증착한 후 이방성 식각하여 형성된다. 그러나, 상기한 방법으로 증착한 박막은 스텝 커버리지가 양호하기 않아 식각시 균일한 단면을 형성하지 못하는 경우가 빈번하여 디바이스의 신뢰성을 저하시킨다.
상기 트랜지스터의 게이트 전극 및 소오스 드레인 영역에는 선택적으로 실시사이드막을 형성한다. 상기 실리사이드막을 형성하는 공정을 실리사이데이션(silicidation; self aligned silicide) 공정이라 한다. 상기 실리사이데이션 공정은 티탄(Ti), 니켈(Ni), 코발트(Co)와 같은 금속 물질을 증착한 후 열처리하면, 하지막에 실리콘 원소가 존재하는 경우 티탄-실리사이드, 니켈-실리사이드 또는 코발트-실리사이드를 형성하도록 하는 공정이다. 0.25 마이크로미터 급의 디자인 룰(design rule)을 갖는 반도체 장치에서는 게이트의 임계 치수(critical dimension; CD)에 대한 의존성이 적은 코발트 실리사이드가 주로 사용되고 있다.
상기 실리사이데이션 공정을 진행한 후, 식각 저지층으로써 SiON의 질화막을 화학 증착 방법에 의해 증착한다. 그러나, 박막의 형성에 사용되는 상기 화학 기상 증착(chemical vapor deposition; CVD)방법은 높은 온도에서 적층 되므로 디바이스에 불리한 열적 효과를 나타내어 적합하지 않으며, 표면 두께의 편차등과 같은 결함이 빈번히 나타난다. 또한, SiON은 패턴 간격이 좁은 기판상에 도포될 때, 패턴 간격이 좁은 부분과 상기 패턴 간격이 좁은 부분을 제외한 부분에 있어서, 상기 패턴 간격이 좁은 패턴의 좌우 측벽에 증착되는 박막의 두께가 대칭되지 않으며, 상기 패턴 간격이 좁은 부분에 증착되는 박막의 두께가 상기 패턴 간격이 좁은 부분를 제외한 부분에 증착되는 박막의 두께보다 상대적으로 얇은 문제가 발생하여 디바이스가 요구하는 수준에 미달하는 스텝 커버리지로 인해 식각시 실리사이드가 증착되지 않은 산화막은 오버 에치(over etch)되어 디바이스의 신뢰성을 저하시킨다.
따라서, 본 발명은 종래의 문제점을 해결하기 위한 것으로, 본 발명의 제1목적은 원자층 적층을 통하여 저온에서 형성된 질화막을 갖는 고집적 디바이스의 제조 방법을 제공하는 데 있다.
본 발명의 제2목적은, 원자층 적층을 통하여 형성된 질화막 스페이서를 갖는 고집적 디바이스의 제조 방법을 제공하는 데 있다.
본 발명의 제3목적은, 원자층 적층을 통하여 형성된 트렌치 구조물의 질화막 라이너를 갖는 고집적 디바이스의 제조 방법을 제공하는 데 있다.
도 1a 내지 도 1f는 본 발명의 실시예 1의 제조 방법을 설명하기 위한 고집적 디바이스의 일부분에 대한 단면도이다.
도 2a 내지 도 2e는 본 발명의 실시예 2의 제조 방법을 설명하기 위한 고집적 디바이스의 일부분에 대한 단면도이다.
도 3a 내지 도 3c는 본 발명의 실시예 3의 제조 방법을 설명하기 위한 고집적 디바이스의 일부분을 도시한 단면도이다.
도 4a 내지 도 4c는 본 발명의 실시예 4의 제조 방법을 설명하기 위한 고집적 디바이스의 일부분을 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100; 실리콘 기판 153; 트랜지스터
110; 필드 산화막 180a; 코발트 실리사이드막
120; 게이트 산화막 190; 제1 질화막
130; 게이트 전극 190a; 제2 질화막
140; 게이트 스페이서 195; 층간 절연막
150; 소오스/드레인 영역 196; 메탈 콘택홀
197; 메탈 콘택
상기 제1목적을 달성하기 위한 고집적 디바이스의 제조 방법은, 반도체 기판 상에 필드 영역과 액티브 영역을 구분하는 단계, 상기 기판상에 폴리실리콘층을 포함한 게이트 전극을 갖는 트랜지스터를 형성하는 단계, 상기 트랜지스터가 형성된 기판 상에 선택적으로 코발트 실리사이드막을 형성하는 단계, 상기 선택적으로 코발트 실리사이드막이 형성된 부분을 포함한 기판 전면에 원자층 적층 방식으로 Si3N4의 질화막을 형성하는 단계, 상기 질화막 상에 절연층을 증착하는 단계, 상기 절연막 및 질화막의 소정 부위를 순차적으로 식각하여 코발트 실리사이드막 및 필드 영역의 최상부면이 노출되는 콘택홀을 형성하는 단계, 및 상기 콘택홀에 금속을 증착하여 메탈 콘택을 형성하는 단계를 포함하여 이루어진다.
상기 제2목적을 달성하기 위한 제조 방법은, 반도체 기판 상에 박막을 증착하는 단계, 상기 박막의 소정부위를 식각하여 박막 패턴을 형성하는 단계, 상기 박막 패턴을 포함하는 반도체 기판 상에 원자층 적층 방식으로 Si3N4를 증착하여 질화막을 형성하는 단계 및 상기 박막 패턴의 측벽에만 상기 질화막이 남아있도록 상기 질화막을 이방성 식각하여 질화막 스페이서를 포함하여 이루어진다.
상기 제3목적을 달성하기 위한 제조 방법은, 반도체 기판 상에 트렌치를 형성하는 단계, 상기 트렌치 내면 상에 트랜치 내벽산화막을 형성하는 단계, 상기 내벽산화막이 형성된 트렌치를 포함한 기판 상에 원자층 적층 방식으로 Si3N4의 질화막 라이너를 형성하는 단계 및 상기 질화막을 형성한 기판 상에 필드 산화막을 형성하는 단계를 포함하여 형성되는 셸로우 트렌치 소자분리 구조를 포함하여 이루어진다.
상기 원자층 적층 방법은 제 1의 기체 원료를 공급하고 기판에 반응 또는 화학 흡착한 것을 제외한 나머지 기체를 반응기에서 제거한 후, 제 2의 기체 원료를 공급하고 기판에 반응 또는 화학 흡착한 것을 제외한 나머지 기체를 반응기에서 제거하여 진행된다.
이러한 본 발명의 제조 방법에 의하면, 원자층 적층 방식으로 Si3N4를 증착함으로써 통상의 화학 기상 증착 방법보다 낮은 온도에서 수행할 수 있으며, 스텝커버리지가 우수한 질화막을 형성하여 식각이 균일하게 이루어져 디바이스의 신뢰성을 확보할 수 있다. 따라서, 디바이스의 불량률을 감소시킬 수 있다.
이하, 본 발명의 실시예 1에 의한 고집적 디바이스의 제조 방법을 첨부한 도면을 참조하여 설명하고자 한다.
도 1a 내지 도 1f는 본 발명의 실시예 1의 제조 방법을 설명하기 위한 고집적 디바이스의 일부분에 대한 단면도이다.
실시예 1
도 1a를 참조하면, 실리콘 기판(100)상에 통상의 셸로우 트렌치 분리 공정에 의해 필드 산화막(110)을 형성하여 미세한 패턴들간에 간섭 없는 복수개의 액티브영역을 정의한다. 상기 복수개의 액티브 영역 상에 게이트 산화막(120)을 형성한 후, 상기 게이트 산화막(120)이 형성된 기판(100) 위에 폴리실리콘층을 증착한다. 상기 폴리실리콘층을 고농도의 N형으로 도핑시킨 후, 사진 공정으로 상기 폴리실리콘층을 패터닝하여 N+게이트 전극(130)을 형성한다. 상기 게이트 전극(130) 및 기판(100) 상에 실리콘 옥사이드나 실리콘 나이트라이드와 같은 절연물질을 증착한 후, 상기 절연물질을 이방성 식각하여 상기 게이트 전극의 측벽 상에 게이트 스페이서(140)를 형성한다. 이어서, 이온주입 공정을 통해 상기 게이트 전극(130) 양측의 기판 표면에 소오스/드레인 영역(150)을 형성한다. 상술한 공정의 결과로, 게이트 전극(130) 및 소오스/드레인 영역(150)으로 이루어진 MOS 트랜지스터(153)가 완성된다.
상기 MOS 트랜지스터(153) 및 기판(100) 상에 산화물을 증착하여 버퍼층을 형성한다. 상기 버퍼층 상에 실리콘 나이트라이드를 증착하여 실리사이데이션 저지층(160)을 형성한다. 상기 버퍼층은 후속의 실리사이데이션 저지층(160) 식각공정시 상기 버퍼층 하부의 실리콘 기판 및 필드 산화막의 침식을 방지하는 역할을 한다. 사진 공정을 통해 상기 실리사이데이션 저지층(160) 상에 포토레지스트 패턴(170)을 형성한다. 상기 포토레지스트 패턴(170)은 실리사이드가 형성되어질 영역을 오픈시키도록 형성된다.
도 1b를 참조하면, 상기 포토레지스트 패턴(170)을 마스크로 하여 실리사이드가 형성되어질 영역의 실리사이데이션 저지층(160)을 건식 식각한다. 에싱 및 스트립 공정을 통해 상기 포토레지스트 패턴(170)을 제거한다. 상기한 과정으로 실리사이데이션의 활성화 영역 및 비활성화 영역을 구분하는 실리사이데이션 저지층 패턴(160a)이 형성된다. 이어서, 상기 실리콘 기판(100) 상의 미립자를 비롯한 금속 불순물, 유기 오염물 또는 실리콘층 및 폴리실리콘층의 표면에 생성된 자연 산화막을 제거하기 위한 통상의 습식 세정 공정을 실시한 후, 실리콘 기판을 RF 스퍼터(Radio Frequency Sputter) 설비의 챔버에 넣는다.
도 1c 및 도 1d를 참조하면, 상기 실리콘 기판(100)의 이동 중에 재 생성될 수 있는 자연 산화막 등을 제거하기 위하여 RF 플라즈마 식각을 실시한 후, 인-시튜(in-situ)로 상기 실리콘 기판 상에 코발트(Co) 층(180)을 스퍼터링 방법으로 증착한다. 상기 코발트 층(180)이 증착된 기판(100)에 고속 열처리(Rapid Thermal processing; RTP)를 이용한 2회의 열처리를 실시하여 노출되어 있는 상기 게이트 및/또는 액티브 영역에만 추후 공정으로 형성될 금속층과 용이하게 접촉하기 위한 코발트 실리사이드막(180a)을 형성한다. 이때, 실리사이데이션 저지층 패턴(160a)이 형성된 게이트 및/또는 액티브 영역에는 코발트 실리사이드막이 형성되지 않는다.
도 1e 및 도 1f를 참조하면, 실리사이데이션 저지층 패턴(160a)을 제거하고 상기 코발트 실리사이드막(180a)이 형성된 기판(100)에 디클로로실란(DCS)을 공급하여 기판에 흡착시킨 후 질소로 퍼지하고 NH3를 공급한 후 다시 질소로 퍼지하는 과정을 반복하여 Si3N4의 제1 질화막(190)을 연속적으로 형성한다. 상기 Si3N4의 제1질화막(190)은 패턴 간격이 좁은 패턴의 좌우 측벽에 증착되는 박막의 두께가 대칭되며, 상기 패턴 간격이 좁은 부분의 바닥면(C0) 및 상기 패턴 간격이 좁은 부분를 제외한 부분(C1)이 거의 동일한 두께로 증착된다.
상기 제1 질화막(190)이 도포된 기판에 SiON을 증착하여 제2 질화막(190a)를 형성한다. 상기 제2 질화막(190a) 상에 층간 절연막(195)을 화학 기상 증착 방법으로 약 1500Å 도포한 후, 사진 식각 공정을 통해 상기 절연막(195)의 소정 부위를 식각하고, 이어서 상기 제1 및 제2 질화막(190a)을 식각하여 코발트 실리사이드막(180a') 및 필드 영역의 최상부면(110')이 동시에 노출되는 메탈 콘택홀(196)을 형성한다.
이때, 상기 SiON을 증착하여 제 2 질화막을 형성하는 공정을 생략할 수도 있다. 또한, 상기 제1 질화막을 SiON을 증착하여 형성하고, 이어서 제 2 질화막을 상기 방법에 의해 Si3N4막으로 형성할 수도 있음을 알려둔다.
상기 절연막 하부에 형성되어 있는 질화막들(제1 질화막(190) 및 제2 질화막(190a))은 상대적으로 두꺼운 영역이 없이 전 영역에서 균일하게 형성되어 있다. 때문에, 상기 메탈 콘택홀을 형성하기 위한 질화막(190, 190a) 식각 공정 시에 두꺼운 영역을 완전히 식각하기 위해 오버 에치를 수행하지 않아도 된다. 이로 인해, 상기 필드 영역이 필요 이상으로 식각되는 등의 문제가 발생되지 않으면서, 원하는 막이 정확히 노출되도록 식각을 수행할 수 있게 된다.
상기 메탈 콘택홀(196)을 포함한 기판(100)상에 3000Å 높이로 금속층을 증착한 후 화학 기계 연마(chemical mechanical polishing; CMP) 공정에 의해 절연막(195)과 같은 높이로 금속층을 평탄화하여 메탈 콘택(metal contact)(197)을 형성한다.
이하, 본 발명의 실시예 2에 의한 고집적 디바이스의 제조 방법을 첨부한 도면을 참조하여 설명하고자 한다.
도 2a 내지 도 2e는 본 발명의 실시예 2의 제조 방법을 설명하기 위한 고집적 디바이스의 일부분에 대한 단면도이다.
실시예 2
도 2a 및 도 2b를 참조하면, 실리콘 기판(200)상에 패드 산화막(202), 제1 질화막(204) 및 고온 산화막(high temperature oxide layer)(206) 을 증착하고 사진 공정을 거쳐 복수개의 트렌치(210)를 형성한다. 이어서, 상기 트렌치(210)의 노출된 부분을 산화 분위기에서 열처리하여 노출된 실리콘과 산화제와의 산화 반응에 의해 상기 트렌치(210)의 바닥면과 측벽을 포함하는 내면 상에 트렌치 내벽산화막(215)을 형성한다. 상기 트렌치 내벽산화막(215)이 형성된 트렌치(210)를 포함한 기판(200)전면에 내부에 제2 질화막(225)을 증착한다.
도 2c를 참조하면, 화학 기상 증착 방법으로 산화막을 증착하고 평탄화하여트렌지(210) 내부를 제외한 기판(200)상의 질화막(225)을 제거하고, 고온 산화막(206) 및 제1 질화막(204)을 순차적으로 제거하여 상기 트렌치(210) 내부에 필드 산화막(226)을 형성한다.
상기 기판(200)의 액티브 영역 상에 게이트 산화막(220)을 형성한 후, 상기게이트 산화막(220)이 형성된 기판(200)상에 폴리실리콘층을 증착한다. 상기 폴리실리콘층을 고농도의 N형으로 도핑시킨 후, 사진 식각 공정으로 상기 폴리실리콘층을 패터닝하여 N+게이트 전극(230)을 형성한다. 상기 게이트 전극(230) 및 기판(200) 상에 디클로로실란(DCS) 및 NH3를 공급하고 질소로 퍼지하는 과정을 반복하여 소정 두께의 Si3N4의 질화막을 형성한다. 상기 질화막을 이방성 식각하여 상기 게이트 전극의 측벽 상에 게이트 스페이서(240)를 형성한다. 이어서, 이온주입 공정을 통해 상기 게이트 전극 양측의 기판 표면에 소오스/드레인 영역(250)을 형성한다. 상술한 공정의 결과로, 게이트 전극(230) 및 소오스/드레인 영역(250)으로 이루어진 MOS 트랜지스터(253)가 완성된다. 상기 MOS 트랜지스터(253)가 형성된 기판(200)상에 제1 절연막(260)을 형성하고 사진 공정을 통해 제1 메탈 콘택홀(265)을 형성한다. 상기 제1 메탈 콘택홀(265)이 형성된 기판(200)을 650℃에서 20초간 고속 열처리하여 산화막을 형성한다. 상기 산화막이 형성된 제1 메탈 콘택홀(265)을 포함한 기판(200)상에 3000Å 높이로 금속층을 증착한 후 화학 기계 연마(chemical mechanical polishing; CMP) 공정에 의해 제1 절연막(260)과 같은 높이로 금속층을 평탄화하여 제1 메탈 콘택(metal contact)(270)을 형성한다. 상기 제1 메탈 콘택(270)이 형성된 기판(200) 상에 폴리실리콘(275)과 텅스텐 실리사이드(276)를 증착하여 비트라인(280)을 형성한다.
도2d를 참조하면, 상기 텅스텐 실리사이드(276a)와 폴리실리콘(275a)으로 이루어진 비트라인(280a)을 순차적으로 소정 부위를 식각한다. 상기 비트라인(280a)을 포함한 기판(200) 상에 디클로로실란(DCS) 및 NH3를 공급하고 질소로 퍼지하는 과정을 반복하여 소정 두께의 Si3N4의 질화막(281)을 형성한다.
도 2e를 참조하면, 상기 질화막(281)을 전면 식각하여 상기 비트라인(280a) 측벽에 비트라인 스페이서(281a)를 형성한다. 상기한 과정 후에 상기 기판(200) 전면에 제2 절연막(285)을 형성한 후, 화학 기계 연마에 의해 평탄화시키고 상기 비트라인 스페이서(281a)를 마스크로 자기정렬식각 방식을 이용하여 제2 메탈 콘택홀(265a)을 형성한다. 상기 제2 메탈 콘택홀(265a) 내에 제2 메탈 콘택(270a)을 형성한다.
이하, 본 발명의 실시예 3에 의한 고집적 디바이스의 제조 방법을 첨부한 도면을 참조하여 설명하고자 한다.
도 3a 내지 도 3c는 본 발명의 실시예 3의 제조 방법을 설명하기 위한 고집적 디바이스의 일부분을 도시한 단면도이다.
실시예3
도 3a를 참조하면, 실리콘 기판(300)상에 패드 산화막(320), 질화막(330) 및 고온 산화막(high temperature oxide layer)(340) 사진 공정을 거쳐 트렌치(310)를 형성한다. 이어서, 상기 트렌치(310)의 노출된 부분을 산화 분위기에서 열처리하여 노출된 실리콘과 산화제와의 산화 반응에 의해 트렌치의 바닥면과 측벽을 포함하는 내면 상에 트렌치 내벽산화막(320)을 형성한다. 상기 내벽산화막(320)이 형성된 트렌치(310)를 포함한 기판(300) 상에 디클로로실란(DCS) 및 NH3를 공급하고 질소로퍼지하는 과정을 반복하여 Si3N4의 질화막(360)을 증착한다. 상기 트렌치(310)를 채우도록 화학 기상 증창 방법으로 산화막(370)을 증착한다.
도 3b를 참조하면, 상기 질화막(360)이 상부 표면에 노출되어 질화막 라이너(360a)가 형성될 때까지 상기 산화막(370)을 화학 기계적 연마 방법으로 제거한다. 상기한 과정으로 트렌치(310) 내부에 필드 산화막(380)이 형성된다.
도 3c를 참조하면, 인산 스트립 공정으로 상기 질화막(330) 패턴을 제거한다.
이하, 본 발명의 실시예 4에 의한 고집적 디바이스의 제조 방법을 첨부한 도면을 참조하여 설명하고자 한다.
도 4a 내지 도 4c는 본 발명의 실시예 4의 제조 방법을 설명하기 위한 고집적 디바이스의 일부분을 도시한 단면도이다.
실시예 4
도 4a 및 도 4b를 참조하면, 실리콘 기판(400)상에 패드 산화막(402), 제1 질화막(404) 및 고온 산화막(high temperature oxide layer)(406) 을 증착하고 사진 공정을 거쳐 복수개의 트렌치(410)를 형성한다. 이어서, 상기 트렌치(410)의 노출된 부분을 산화 분위기에서 열처리하여 노출된 실리콘과 산화제와의 산화 반응에 의해 상기 트렌치(410)의 바닥면과 측벽을 포함하는 내면 상에 트렌치 내벽산화막(415)을 형성한다. 상기 트렌치 내벽산화막(415)이 형성된 트렌치(410)를 포함한 기판(400)전면에 내부에 제2 질화막(425)을 증착한다.
도 4c를 참조하면, 화학 기상 증착 방법으로 산화막을 증착하고 평탄화하여트렌지(410) 내부를 제외한 기판(400)상의 질화막(425)을 제거하고, 고온 산화막(406) 및 제1 질화막(404)을 순차적으로 제거하여 상기 트렌치(410) 내부에 필드 산화막(426)을 형성한다.
상기 기판(400)의 액티브 영역 상에 게이트 산화막(420)을 형성한 후, 상기 게이트 산화막(420)이 형성된 기판(400)상에 폴리실리콘층을 증착한다. 상기 폴리실리콘층을 고농도의 N형으로 도핑시킨 후, 사진 식각 공정으로 상기 폴리실리콘층을 패터닝하여 N+게이트 전극(430)을 형성한다. 상기 게이트 전극(430) 및 기판(400) 상에 디클로로실란(DCS) 및 NH3를 공급하고 질소로 퍼지하는 과정을 반복하여 소정 두께의 Si3N4의 질화막을 형성한다. 상기 질화막을 이방성 식각하여 상기 게이트 전극의 측벽 상에 게이트 스페이서(440)를 형성한다. 이어서, 이온주입 공정을 통해 상기 게이트 전극 양측의 기판 표면에 소오스/드레인 영역(450)을 형성한다. 상술한 공정의 결과로, 게이트 전극(430) 및 소오스/드레인 영역(450)으로 이루어진 MOS 트랜지스터(453)가 완성된다. 상기 MOS 트랜지스터(453)가 형성된 기판(400)상에 절연막(460)을 형성하고 사진 공정을 통해 메탈 콘택홀(465)을 형성한다. 상기 메탈 콘택홀(465)이 형성된 기판(400)을 650℃에서 20초간 고속 열처리하여 산화막을 형성한다. 상기 산화막이 형성된 메탈 콘택홀(465)을 포함한 기판(400)상에 3000Å 높이로 금속층을 증착한 후 화학 기계 연마(chemical mechanical polishing; CMP) 공정에 의해 절연막(460)과 같은 높이로 금속층을 평탄화하여 메탈 콘택(metal contact)(470)을 형성한다. 상기 메탈 콘택(470)이 형성된 기판(400)상에 도우프된 폴리실리콘을 증착한 후 패터닝함으로써 각 셀 단위로 한정되며 상기 메탈 콘택(470)을 통해 트랜지스터(453)와 접촉된 스토리지 전극(480)을 형성한다. 상기 스토리지 전극(480)이 형성된 기판(400)상에 디클로로실란(DCS) 및 NH3를 공급하고 질소로 퍼지하는 과정을 반복하여 Si3N4의 유전막(490)을 형성한다. 상기 유전막(490)이 형성된 기판상에 플레이트 전극(495)을 형성한다.
이상에서 설명한 바와 같이, 본 발명에 따르면 고집적 디바이스의 질화막 형성에 있어서, 원자층 적층 방법으로 Si3N4의 질화막을 형성함으로써 통상의 화학 기상 증착 방법보다 낮은 온도에서 수행할 수 있고, 기판 전면에 걸쳐 균일한 막을 형성할 수 있다. 따라서, 스텝 커버리지가 우수한 질화막을 연속적으로 형성하여 실리콘 기판상에 트렌치, 스페이서, 메탈 콘택홀 등을 형성하는 것과 같이 식각 공정을 행할때, 식각이 균일하게 이루어지므로 액티브 영역의 필드 산화막 등이 오버 에치되는 것을 방지하여 디바이스의 신뢰성을 확보할 수 있다.
또한, 낮은 온도에서 공정이 진행되므로 고집적 디바이스에서 요구되는 저온 열 다발(heat budge)을 충족한다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (6)

  1. ⅰ) 반도체 기판을 필드 영역과 액티브 영역으로 구분하는 단계;
    ⅱ) 상기 기판 상에 폴리실리콘막을 갖는 게이트 전극을 포함하는 트랜지스터를 형성하는 단계;
    ⅲ) 상기 기판 및 트랜지스터의 상부면에 선택적으로 코발트 실리사이드막을 형성하는 단계;
    ⅳ) 상기 코발트 실리사이드막이 형성된 부분을 포함한 기판 전면에 원자층 적층 방식으로 Si3N4를 증착시켜 질화막을 형성하는 단계;
    ⅴ) 상기 질화막 상에 산화물로 형성되는 절연막을 증착하는 단계;
    ⅵ) 상기 절연막 및 질화막의 소정 부위를 순차적으로 식각하여 코발트 실리사이드막 및 필드 영역의 최상부면이 노출되는 콘택홀을 형성하는 단계; 및
    ⅶ) 상기 콘택홀에 금속 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 고집적 디바이스의 제조 방법.
  2. 제1항에 있어서, 상기 ⅳ) 단계에서 Si3N4를 증착하고 난 후, SiON을 증착하는 공정을 더 추가하여 상기 질화막을 Si3N4및 SiON 막이 순차적으로 적층된 복합막으로 형성하는 것을 특징으로 하는 고집적 디바이스의 제조 방법.
  3. 제1항에 있어서, 상기 ⅳ) 단계에서 상기 Si3N4를 증착하기 이전에, 상기 코발트 실리사이드막이 형성된 부분을 포함한 기판 전면에 SiON을 증착하는 공정을 더 추가하여 상기 질화막을 SiON 및 Si3N4막이 순차적으로 적층된 복합막으로 형성하는 것을 특징으로 하는 고집적 디바이스의 제조 방법.
  4. 제1항에 있어서, 상기 ⅳ) 단계에서 원자층 적층 방식으로 Si3N4를 증착하는 공정은 400 내지 600℃의 온도 하에서 수행하는 것을 특징으로 고집적 디바이스의 제조 방법.
  5. i) 반도체 기판 상에 박막을 증착하는 단계;
    ⅱ) 상기 박막의 소정부위를 식각하여 박막 패턴을 형성하는 단계;
    ⅲ) 상기 박막 패턴을 포함하는 반도체 기판 상에 원자층 적층 방식으로 Si3N4를 증착하여 질화막을 형성하는 단계; 및
    ⅳ) 상기 박막 패턴의 측벽에만 상기 질화막이 남아있도록 상기 질화막을 이방성 식각하여 질화막 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 고집적 디바이스의 제조 방법.
  6. ⅰ) 반도체 기판의 소정 부위를 식각하여 트렌치를 형성하는 단계;
    ⅱ) 상기 트렌치 내면을 산화시켜 트랜치 내벽산화막을 형성하는 단계;
    ⅲ) 상기 반도체 기판 및 내벽산화막이 형성된 트렌치에 연속적으로 원자층 적층 방식으로 Si3N4를증착하여질화막 라이너를 형성하는 단계; 및
    ⅳ) 상기 질화막 라이너가 형성된 트랜치 내에 절연 물질을 채워넣어 필드 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 고집적 디바이스의 제조 방법.
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