KR100252039B1 - 자기정렬 콘택홀 형성방법 - Google Patents

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Abstract

자기정렬 콘택홀을 형성하는 방법이 개시되어 있다. 이 방법은 반도체기판 상에 게이트 산화막을 형성하고, 게이트 산화막의 소정영역 상에 캐핑 절연막 패턴 및 스페이서로 둘러싸여진 도전막 패턴을 형성한다. 그리고, 게이트 패턴들 사이의 반도체기판 표면에 질소가 함유된 가스를 사용하는 플라즈마 처리 공정 또는 암모니아 가스 분위기에서 실시하는 열처리 공정을 이용하여 질화막(nitride layer)을 형성하는 것을 특징으로 한다. 이에 따라, 질화막이 형성된 결과물 전면에 균일한 두께를 갖는 식각저지막을 형성할 수 있음은 물론, 식각저지막 상에 고밀도 플라즈마 CVD 산화막을 형성할 때 식각저지막이 들뜨는 현상을 억제시킬 수 있다.

Description

자기정렬 콘택홀 형성방법
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 자기정렬 콘택홀(self-aligned contact hole) 형성방법에 관한 것이다.
반도체소자의 집적도가 증가함에따라 배선의 폭 및 간격은 점점 작아지고 있다. 이에 따라, 서로 평행하게 형성된 배선들 사이에 콘택홀을 형성하는 경우에 공정 여유도(margin), 예컨대 사진공정에서의 정렬 여유도(alignment margin)가 감소하여 콘택 불량이 발생하기 쉽다. 최근에 고집적 반도체소자의 콘택홀을 형성하는 방법으로서 정렬 여유도를 개선시킬 수 있는 자기정렬 콘택홀을 형성하는 방법이 제안된 바 있다.
도 1 내지 도 3은 종래의 자기정렬 콘택홀을 형성하는 방법을 설명하기 위한 단면도들이다.
도 1은 게이트 패턴(9)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(1), 예컨대 실리콘 기판 상에 게이트 산화막(3)을 형성한다. 다음에, 상기 게이트 산화막(3) 상에 도전막 및 캐핑 절연막(capping insulation layer)을 차례로 형성한다. 상기 도전막은 도우핑된 폴리실리콘막 또는 폴리사이드막(polycide layer)으로 형성하고, 상기 캐핑 절연막은 실리콘 질화막으로 형성한다. 이어서, 상기 캐핑 절연막 및 도전막을 연속적으로 패터닝하여 게이트 산화막(3)의 소정영역 상에 서로 소정의 간격을 유지하는 평행한 게이트 패턴들(9)을 형성한다. 각각의 게이트 패턴(9)은 도전막 패턴(5) 및 캐핑 절연막 패턴(7)이 차례로 적층된 구조를 갖는다. 상기 도전막 패턴(5)은 게이트 전극 역할을 한다.
도 2는 스페이서(11) 및 식각 저지막(13)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 게이트 패턴(9)이 형성된 결과물 전면에 실리콘 질화막을 형성한 다음, 상기 실리콘 질화막을 이방성 식각하여 게이트 패턴(9) 측벽에 스페이서(11)를 형성한다. 이때, 게이트 패턴(9) 사이의 게이트 산화막(3) 또한 식각되어 반도체기판(1)이 노출될 수도 있다. 이어서, 상기 스페이서(11)가 형성된 결과물 전면에 식각 저지막(13), 예컨대 CVD 공정에 의한 실리콘 질화막을 형성한다. 상기 식각 저지막(13)은 70Å 내지 150Å 정도의 얇은 두께로 형성하는 것이 바람직하다. 실리콘 질화막은 하부층(under-layer)의 종류에 따라 증착되는 두께가 다르다. 다시 말해서, 실리콘 질화막으로 형성된 캐핑 절연막 패턴(7) 및 스페이서(11) 상에 형성되는 실리콘 질화막은 정상적인 두께(T2)를 보이는 반면에, 산화막 또는 실리콘 기판 상에 형성되는 실리콘 질화막은 상기 두께(T2)보다 얇은 두께(T1)을 보인다. 따라서, 상기 식각저지막(13)을 실리콘 질화막으로 형성하면, 게이트 패턴들(9) 사이의 반도체기판(1) 상에 수십 Å의 얇은 실리콘 질화막이 형성된다.
도 3은 층간절연막(15)을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 식각저지막(13) 상에 요부를 채우는 특성(characteristic filling a gap)이 우수한 층간절연막(15), 예컨대 고밀도 플라즈마(high density plasma) CVD 산화막을 형성한다. 이때, 상기 고밀도 플라즈마 CVD 산화막은 반도체기판(1)에 바이어스(bias)를 가한 상태에서 형성되므로 플라즈마 이온 및 전자가 식각저지막(13) 및 반도체기판(1) 사이의 계면에 포획되어(trapped) 얇은 두께(T1)을 갖는 식각저지막(13), 특히 넓은 영역(A)에 걸쳐서 얇은 두께(T1)으로 형성된 식각저지막(13)이 들뜨는 현상이 발생한다.
이어서, 도시하지는 않았지만 상기 층간절연막(15)을 평탄화시킨 다음에, 평탄화된 층간절연막을 패터닝하여 게이트 패턴들(9) 사이의 식각저지막(13)을 노출시킨다. 그리고, 상기 노출된 식각저지막(13)을 식각하여 게이트 패턴들(9) 사이의 반도체기판(1)을 노출시키는 자기정렬 콘택홀을 형성한다.
상술한 바와 같이 종래의 기술에 의하면, 층간절연막을 형성할 때 식각저지막이 들뜨는 현상이 발생한다. 이에 따라, 자기정렬 콘택홀 또는 후속의 금속 콘택홀을 형성할 때 상기 들뜬 식각저지막에 기인하는 파티클(particle) 및 비정상적인 패턴(abnormal pattern)이 유발된다.
본 발명의 목적은 식각저지막이 들뜨는 현상을 제거할 수 있는 자기정렬 콘택홀 형성방법을 제공하는 데 있다.
도 1 내지 도 3은 종래기술에 따른 자기정렬 콘택홀 형성방법을 설명하기 위한 단면도들이다.
도 4 내지 도 7은 본 발명에 따른 자기정렬 콘택홀 형성방법을 설명하기 위한 단면도들이다.
상기 목적을 달성하기 위하여 본 발명은 반도체기판 상에 게이트 산화막을 형성한다. 다음에, 상기 게이트 산화막의 소정영역 상에 서로 평행한 복수의 게이트 패턴을 형성한다. 상기 각각의 게이트 패턴은 차례로 적층된(stacked) 도전막 패턴 및 캐핑 절연막 패턴으로 구성된다. 상기 도전막 패턴은 도우핑된 폴리실리콘막 또는 폴리사이드막(polycide layer)으로 형성하는 것이 바람직하고, 상기 캐핑 절연막 패턴은 실리콘 질화막으로 형성하는 것이 바람직하다. 여기서, 상기 도전막 패턴은 게이트 전극 역할을 한다. 상기 복수의 게이트 패턴이 형성된 결과물 전면에 실리콘 질화막을 형성하고, 이를 이방성 식각하여 게이트 패턴 측벽에 스페이서를 형성한다. 이와 같이 스페이서를 형성하면, 게이트 전극에 해당하는 도전막 패턴은 캐핑 절연막 패턴 및 스페이서에 의하여 완전히 둘러싸여진다. 그리고, 스페이서를 형성하기 위한 이방성 식각공정을 실시하면, 과도식각(over etch)에 의하여 게이트 패턴들 사이의 게이트 산화막이 추가로 식각되어 초기의 게이트 산화막보다 얇은 산화막이 잔존하거나 반도체기판이 노출될 수 있다. 상기 스페이서를 형성하면, 반도체기판 표면에 식각 손상(etch damage)이 가해진다. 따라서, 스페이서가 형성된 결과물을 소정의 온도에서 열산화시키어 상기 식각손상을 제거함은 물론, 게이트 패턴들 사이의 반도체기판 표면에 얇은 열산화막(thin thermal oxide layer)을 형성한다. 상기 얇은 열산화막을 스크린 산화막(screen oxide layer)으로 사용하여 게이트 패턴들 사이의 반도체기판에 불순물을 주입함으로써 소오스/드레인 영역을 형성한다. 그리고, 소오스/드레인 영역이 형성된 결과물의 표면을 세정한다. 이때, 상기 게이트 패턴들 사이에 형성된 얇은 열산화막 또한 식각된다. 따라서, 게이트 패턴들 사이의 반도체기판이 노출되거나 상기 얇은 열산화막의 일부가 잔존할 수 있다. 다음에, 상기 표면 세정(surface cleaning)이 완료된 결과물을 질소 가스 및 암모니아 가스를 사용하는 플라즈마에 노출시키어 상기 게이트 패턴들 사이에 잔존하는 열산화막 또는 노출된 반도체기판 표면에 질화막(nitride layer)을 형성한다. 상기 질화막은 플라즈마 공정 대신에 700℃ 내지 1000℃의 온도 및 암모니아 가스 분위기에서 실시하는 열처리 공정으로 형성할 수도 있다. 상기 질화막이 형성된 결과물 전면에 식각저지막을 형성한다. 상기 식각저지막은 후속 공정에서 형성되는 층간절연막, 즉 산화막에 대하여 식각선택비(etch selectivity)가 높은 물질막, 예컨대 실리콘 질화막으로 형성하는 것이 바람직하다. 이때, 상기 식각저지막은 70Å 내지 150Å의 두께로 얇게 형성하는 것이 바람직하다. 상술한 바와 같이 게이트 패턴들 사이에 질화막을 형성한 후에 식각저지막을 형성하면, 질화막 상에 증착되는 식각저지막이 게이트 패턴 표면 및 스페이서 표면에 증착되는 식각저지막과 동일한 두께로 형성된다. 따라서, 게이트 패턴들 사이에 일정 두께를 갖는 식각저지막을 형성하기 위하여 스페이서 및 게이트 패턴 상에 필요이상으로 두꺼운 식각저지막을 형성하지 않아도 된다. 이어서, 상기 식각저지막이 형성된 결과물 전면에 층간절연막, 예컨대 상기 식각저지막에 대하여 식각선택비가 높은 고밀도 플라즈마 CVD 산화막을 형성한다. 이때, 상기 게이트 패턴들 사이의 반도체기판 상부에 형성된 식각저지막은 일정두께를 유지하므로 질화막과 식각저지막은 안정된 접착 상태를 유지한다. 그리고, 상기 고밀도 플라즈마 CVD 산화막은 높은 어스펙트 비율을 갖는 요부(gap)를 채우는 특성이 우수하다. 따라서, 상기 게이트 패턴들 사이의 영역을 완전히 채우는 층간절연막이 형성된다. 이어서, 상기 층간절연막을 패터닝하여 상기 게이트 패턴들 사이의 식각저지막을 노출시키고, 상기 노출된 식각저지막 및 그 아래의 질화막을 연속적으로 식각하여 게이트 패턴들 사이의 반도체기판을 노출시키는 자기정렬 콘택홀을 형성한다.
본 발명에 의하면, 높은 어스펙트 비율을 갖는 요부를 채우는 특성이 우수한 고밀도 플라즈마 CVD 산화막으로 층간절연막을 형성할 때 식각저지막이 들뜨는 현상을 억제시킬 수 있다. 따라서, 고집적 반도체소자에 적합한 자기정렬 콘택홀을 구현할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 4는 게이트 패턴(29), 스페이서(31) 및 질화막(33)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(21) 상에 게이트 산화막(23)을 형성한다. 다음에, 상기 게이트 산화막(23) 상에 도전막 및 캐핑 절연막을 차례로 형성한다. 여기서, 상기 도전막은 도우핑된 폴리실리콘막 또는 폴리사이드막으로 형성한다. 상기 폴리사이드막은 도우핑된 폴리실리콘막 및 내화성 금속 실리사이드막(refractory metal silicide layer)으로 구성된다. 상기 내화성 금속 실리사이드막으로는 텅스텐 실리사이드막, 타이타늄 실리사이드막, 코발트 실리사이드막 등이 널리 사용된다. 상기 캐핑 절연막은 산화막에 대하여 높은 식각 선택비를 보이는 실리콘 질화막으로 형성하는 것이 바람직하다. 이어서, 상기 캐핑 절연막 및 상기 도전막을 연속적으로 패터닝하여 상기 게이트 산화막(23)의 소정영역 상에 서로 평행한 복수의 게이트 패턴(29)을 형성한다. 상기 각각의 게이트 패턴(29)은 도전막 패턴(25) 및 캐핑 절연막 패턴(27)이 차례로 적층된 구조를 갖는다. 상기 도전막 패턴(25)은 모스 트랜지스터의 게이트 전극 역할을 한다. 상기 게이트 패턴(29)이 형성된 결과물 전면에 실리콘 질화막을 형성하고, 이를 이방성 식각하여 게이트 패턴(29) 측벽에 스페이서(31)를 형성한다. 이때, 상기 게이트 패턴(29)들 사이에 노출되는 게이트 산화막이 추가로 과도식각되어(over-etched) 반도체기판(21)이 노출되거나 초기의 게이트 산화막보다 얇은 산화막이 잔존할 수도 있다. 상기 스페이서(31)를 형성하면, 도 4에 도시된 바와 같이 도전막 패턴(25), 즉 게이트 전극은 캐팽 절연막 패턴(27) 및 스페이서(31)에 의하여 완전히 둘러싸여진다. 상기 스페이서(31)를 형성하기 위한 이방성 식각공정을 진행하면, 반도체기판 표면에 식각 손상(etch damage)이 가해진다. 따라서, 상기 식각손상을 제거하기 위하여 스페이서(31)가 형성된 결과물을 소정의 온도에서 열산화시킨다(thermally oxidize). 이때, 게이트 패턴(29)들 사이의 반도체기판(21) 표면에 얇은 열산화막이 성장된다. 상기 얇은 열산화막을 스크린 산화막으로 사용하여 게이트 패턴(29)들 사이의 반도체기판(21)에 소오스/드레인 영역(도시하지 않음)을 형성하기 위한 이온주입 공정을 실시한다. 이어서, 상기 결과물의 표면을 통상의 방법으로 세정한다. 이때, 상기 얇은 열산화막이 식가되어 얇은 열산화막 아래의 반도체기판(21)이 노출되거나 얇은 열산화막의 일부가 잔존할 수 있다. 다음에, 상기 표면세정이 완료된 결과물을 질소 가스 및 암모니아 가스를 사용하는 플라즈마에 노출시키어 상기 잔존하는 열산화막 표면 또는 노출된 반도체기판(21) 표면에 질화막(33)을 형성한다. 이때, 상기 플라즈마 처리 공정은 200℃ 내지 500℃의 온도에서 20초 내지 2분 동안 실시하는 것이 바람직하다. 상기 게이트 패턴들(29) 사이에 열산화막이 잔존하는 경우에 상기 잔존하는 열산화막 상에 형성되는 질화막(33)은 옥시나이트라이드막(oxynitride)이다. 그리고, 상기 게이트 패턴들(29) 사이에 반도체기판(21)이 노출되는 경우에 상기 노출된 반도체기판(21) 상에 형성되는 질화막(29)은 실리콘질화막이다.
한편, 상기 질화막(33)은 플라즈마 처리공정 대신에 열처리 공정에 의해 형성할 수도 있다. 이때, 상기 열처리 공정은 700℃ 내지 1000℃의 온도 및 암모니아 가스 분위기에서 실시한다.
도 5는 식각저지막(35) 및 층간절연막(41)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 질화막(33)이 형성된 결과물 전면에 식각저지막(35)을 형성한다. 상기 식각저지막(35)은 산화막에 대하여 높은 식각선택비를 보이는 절연막, 예컨대 70Å 내지 150Å의 얇은 실리콘 질화막으로 형성하는 것이 바람직하다. 이때, 상기 식각저지막(35), 즉 실리콘 질화막은 캐핑 절연막 패턴(27), 스페이서(31), 및 질화막(33) 상에서 모두 균일한 두께로 형성된다. 따라서, 게이트 패턴들(29) 사이의 반도체기판(21) 상부에 일정두께의 식각저지막(35), 즉 70Å 내지 150Å의 실리콘 질화막을 형성하기 위하여 게이트 패턴(29) 및 스페이서(31) 상에 필요 이상으로 두꺼운 실리콘 질화막을 형성하지 않아도 된다. 상기 게이트 패턴(29) 및 스페이서(31) 상에 형성되는 실리콘 질화막이 두꺼울수록 후속 공정에서 형성되는 자기정렬 콘택홀에 의해 노출되는 반도체기판(21)의 면적은 감소한다. 이는, 게이트 패턴들(29) 사이의 반도체기판(21) 상부에 형성된 식각저지막(35) 및 질화막(33)이 완전히 식각되는 동안 스페이서(31) 상에 형성된 식각저지막(35)은 완전히 제거되지 않기 때문이다. 따라서, 상기 스페이서(31) 상에 두껍게 형성된 식각저지막(35)을 완전히 제거하기 위해서는 상기 식각저지막(35)을 과도하게 식각하여야 한다. 이때, 상기 게이트 패턴들(29) 사이에 이미 노출된 반도체기판(21)은 추가로 과도식각된다. 이와 같이 반도체기판(21)이 추가로 과도하게 식각되면, 소오스/드레인 영역의 깊이가 매우 얕아짐은 물론, 반도체기판(21)에 심한 식각손상(severe etch damage)이 가해진다. 이에 따라, 소오스/드레인 영역의 누설전류 특성이 저하되고, 트랜지스터의 구동전류(driving current)가 감소된다. 또한, 상기 식각저지막(35)을 과도하게 식각하면, 식각 저지막(35)과 동일한 물질막, 즉 실리콘질화막으로 형성된 캐핑 절연막 패턴(27)의 가장자리 부분이 과도하게 식각되어 도전막 패턴(25), 즉 게이트 전극이 노출될 수 있다. 결론적으로, 스페이서(31) 및 게이트 패턴(29) 상에 형성되는 식각저지막(35)은 자기정렬 콘택홀을 형성하기 위한 식각 공정의 여유도를 증가시키기 위하여 가능한 얇은 두께로 형성하여야 하고, 게이트 패턴(29)들 사이의 반도체기판(21) 상부에 형성되는 식각저지막(35)은 후속공정시 들뜨는 현상을 억제시키기 위하여 일정두께보다 두껍게 형성하여야 한다. 본 발명에 따른 질화막(33)은 식각저지막(35)의 두께 균일도(thickness uniformity)를 개선시키므로 상술한 요구조건을 만족시킨다. 따라서, 자기정렬 콘택홀을 형성하기 위하여 식각저지막을 식각하는 후속공정에서 과도한 식각이 요구되지 않는다.
계속해서, 상기 식각저지막(35)이 형성된 결과물 전면에 층간절연막(41)을 형성한다. 상기 층간절연막(41)은 요부를 채우는 특성(characteristic for filling a gap)이 우수한 고밀도 플라즈마 CVD 산화막(37)으로 형성하는 것이 바람직하다. 그러나, 도 5에 도시된 바와 같이 상기 층간절연막(41)은 고밀도 플라즈마 CVD 산화막(37) 및 저압(low pressure) CVD 산화막(39)을 차례로 적층시키어 형성할 수도 있다. 이때, 상기 질화막(33) 상에 형성된 식각저지막(35)은 일정두께를 유지하므로 상기 고밀도 플라즈마 CVD 산화막(37)을 형성할 때 식각저지막(35)이 들뜨는 현상이 억제된다. 여기서, 상기 고밀도 플라즈마 CVD 산화막(37)을 형성하는 공정은 증착공정과 식각공정이 교대로 이루어지므로 보이드(void) 없이 요부를 완전히 채우는 특성이 저압 CVD 산화막(39)에 비하여 우수하다. 그러나, 고밀도 플라즈마 CVD 산화막(37)은 저압 CVD 산화막(39)에 비하여 증착속도가 매우 느리므로 생산성(throughput)을 저하시킨다. 따라서, 심한 토폴로지(topology)를 갖는 표면 상에 보이드가 없는 층간절연막(41)을 형성하기 위해서는 초기에 고밀도 플라즈마 CVD 산화막(37)을 소정의 두께로 형성하고, 상기 고밀도 플라즈마 CVD 산화막(37) 상에 저압 CVD 산화막(39)을 형성하는 것이 바람직하다. 상기 고밀도 플라즈마 CVD 산화막(41)은 언도우프트 산화막(USG; undoped silicate glass), BPSG(borophosphosilicate glass)막, PSG(phosphosilicate glass)막 또는 BSG(borosilicate glass)막일 수 있다. 여기서, 상기 언도우프트 산화막을 고밀도 플라즈마 CVD 방식으로 형성하는 경우에는 반응 가스로서 아르곤 가스, 사일레인(silane; SiH4) 가스 및 산소 가스를 사용한다. 그리고, 불순물로 도우핑된 산화막, 즉 BPSG막, PSG막 또는 BSG막을 고밀도 플라즈마 CVD 방식으로 형성하는 경우에는 상기 반응 가스 이외에 적절한 불순물 가스를 추가로 주입한다. 상기한 고밀도 플라즈마 CVD 공정의 종류에는 ECR(electron cyclotron resonance) CVD, 헬리콘(helicon) CVD, 및 유도결합형(inductive coupled type) CVD 등이 있다.
도 6은 평탄화된 층간절연막(41a) 및 자기정렬 콘택홀을 한정하기 위한 포토레지스트 패턴(43)을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 층간절연막(41)을 화학기계적 연마(CMP; chemical mechanical polishing) 공정을 사용하여 평탄화시킴으로써, 평탄화된 층간절연막(41a)을 형성한다. 이때, 상기 화학기계적 연마 공정은 상기 게이트 패턴(29) 상에 잔존하는 평탄화된 층간절연막(41a)이 소정의 두께를 가질 때까지 실시한다. 여기서, 상기 층간절연막(41)을 평탄화시키는 방법으로 상기 화학기계적 연마 공정 대신에 전면 식각(blanket etch-back) 공정을 사용할 수도 있다. 다음에, 상기 평탄화된 층간절연막(41a) 상에 자기정렬 콘택홀 영역을 한정하기 위한 포토레지스트 패턴(43)을 형성한다. 상기 포토레지스트 패턴(43)은 서로 이웃한 게이트 패턴들(29) 사이의 평탄화된 층간절연막(41a)의 소정영역을 노출시킨다. 이때, 상기 포토레지스트 패턴(43)을 형성하기 위한 사진공정시 정렬 여유도(alignment margin)를 증가시키기 위하여 상기 포토레지스트 패턴(43)에 의해 개구되는 영역의 폭(W2)을 상기 게이트 패턴들(29) 사이의 간격(W1)보다 넓게 형성한다.
도 7은 자기정렬 콘택홀(H)을 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 상세히 설명하면, 상기 포토레지스트 패턴(43)을 식각 마스크로하여 상기 노출된 평탄화된 층간절연막(41a)을 식각함으로써, 게이트 패턴들(29) 사이의 식각저지막(35)을 노출시킨다. 이때, 상기 게이트 패턴(29)의 가장자리 영역 상에 형성된 식각저지막(35) 또한 노출될 수도 있다. 다음에, 상기 노출된 식각저지막(35)을 식각하여 서로 이웃한 게이트 패턴들(29) 사이의 스페이서(31)들을 노출시킨다. 그리고, 상기 노출된 식각저지막(35)과 반도체기판(21) 사이에 개재된 질화막(33)을 연속적으로 식각하여 제거함으로써, 게이트 패턴들(29)들 사이의 반도체기판(21)을 노출시키는 자기정렬 콘택홀(H)을 형성한다. 이때, 도 5에서 설명한 바와같이 상기 노출된 식각저지막(35)을 과도하게(excessively) 식각하지 않을지라도 자기정렬 콘택홀(H)에 의해 노출되는 반도체기판(21)의 면적을 극대화시킬 수 있다. 이어서, 상기 포토레지스트 패턴(43)을 통상의 방법으로 제거한다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
상술한 바와 같이 본 발명에 따르면, 게이트 패턴들 사이의 반도체기판 상에 질화막을 형성함으로써, 질화막이 형성된 결과물 전면에 균일한 두께를 갖는 식각저지막을 형성할 수 있다. 이에 따라, 고밀도 플라즈마 CVD 산화막으로 층간절연막을 형성할 때 게이트 패턴들 사이의 활성영역 표면에 형성된 식각저지막이 들뜨는 현상을 억제시킬 수 있다.

Claims (15)

  1. 반도체기판 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막의 소정영역 상에 서로 평행한 복수의 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴의 측벽에 스페이서를 형성하는 단계;
    상기 게이트 패턴들 사이에 잔존하는 산화막 표면 또는 노출된 반도체기판 표면에 질화막을 형성하는 단계; 및
    상기 질화막이 형성된 결과물 전면에 식각저지막을 형성하는 단계를 포함하는 것을 특징으로 하는 자기정렬 콘택홀 형성방법.
  2. 제1항에 있어서, 상기 식각저지막을 형성하는 단계 이후에
    상기 식각저지막 상에 평탄화된 층간절연막을 형성하는 단계;
    상기 평탄화된 층간절연막의 소정영역을 식각하여 상기 게이트 패턴들 사이의 식각저지막을 노출시키는 단계; 및
    상기 노출된 식각저지막 및 상기 노출된 식각저지막 아래의 질화막을 제거함으로써, 상기 게이트 패턴들 사이의 반도체기판을 노출시키는 단계를 더 구비하는 것을 특징으로 하는 자기정렬 콘택홀 형성방법.
  3. 제1항에 있어서, 상기 복수의 게이트 패턴을 형성하는 단계는
    상기 게이트 산화막 상에 도전막 및 캐핑 절연막을 차례로 형성하는 단계; 및
    상기 캐핑 절연막 및 상기 도전막을 연속적으로 패터닝함으로써 상기 게이트 산화막의 소정영역 상에 순차적으로 적층된 도전막 패턴 및 캐핑 절연막 패턴으로 구성되고 서로 평행한 복수의 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 자기정렬 콘택홀 형성방법.
  4. 제3항에 있어서, 상기 도전막은 도우핑된 폴리실리콘막 또는 폴리사이드막으로 형성하는 것을 특징으로 하는 자기정렬 콘택홀 형성방법.
  5. 제3항에 있어서, 상기 캐핑 절연막은 실리콘질화막으로 형성하는 것을 특징으로 하는 자기정렬 콘택홀 형성방법.
  6. 제1항에 있어서, 상기 스페이서는 실리콘질화막으로 형성하는 것을 특징으로 하는 자기정렬 콘택홀 형성방법.
  7. 제1항에 있어서, 상기 질화막은 상기 스페이서가 형성된 결과물을 질소 가스 및 암모니아 가스를 사용하는 플라즈마에 노출시키어 형성하는 것을 특징으로 하는 자기정렬 콘택홀 형성방법.
  8. 제7항에 있어서, 상기 플라즈마 처리 공정은 200℃ 내지 500℃의 온도에서 20초 내지 2분 동안 실시하는 것을 특징으로 하는 자기정렬 콘택홀 형성방법.
  9. 제1항에 있어서, 상기 질화막은 상기 스페이서가 형성된 결과물을 700℃ 내지 1000℃의 온도 및 암모니아 가스 분위기에서 열처리하여 형성하는 것을 특징으로 하는 자기정렬 콘택홀 형성방법.
  10. 제1항에 있어서, 상기 식각저지막은 실리콘질화막으로 형성하는 것을 특징으로 하는 자기정렬 콘택홀 형성방법.
  11. 제10항에 있어서, 상기 실리콘질화막은 70Å 내지 150Å인 것을 특징으로 하는 자기정렬 콘택홀 형성방법.
  12. 제2항에 있어서, 상기 평탄화된 층간절연막은 고밀도 플라즈마 CVD 산화막으로 형성하는 것을 특징으로 하는 자기정렬 콘택홀 형성방법.
  13. 제12항에 있어서, 상기 고밀도 플라즈마 CVD 산화막은 아르곤 가스, 사일레인 가스(SiH4), 및 산소 가스를 사용하여 형성하는 것을 특징으로 하는 자기정렬 콘택홀 형성방법.
  14. 제12항에 있어서, 상기 고밀도 플라즈마 CVD 산화막은 BPSG막(borophosphosilicate glass), PSG막(phosphosilicate glass), BSG막(borosilicate glass), 및 언도우프트 산화막(undoped silicate glass)으로 이루어진 일 군중 선택된 어느 하나인 것을 특징으로 하는 자기정렬 콘택홀 형성방법.
  15. 제2항에 있어서, 상기 평탄화된 층간절연막을 형성하는 단계는
    상기 식각저지막이 형성된 결과물 전면에 고밀도 플라즈마 CVD 산화막을 형성하는 단계;
    상기 고밀도 플라즈마 CVD 산화막 상에 저압(low pressure) CVD 산화막을 형성함으로써 상기 고밀도 플라즈마 CVD 산화막 및 상기 저압 CVD 산화막으로 구성된 층간절연막을 형성하는 단계; 및
    상기 게이트 패턴 상에 소정의 두께를 갖는 층간절연막이 남을 때까지 상기 층간절연막을 화학기계적 연마(CMP) 공정으로 식각하여 평탄화된 층간절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 자기정렬 콘택홀 형성방법.
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