KR100758124B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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Abstract

반도체 소자 및 이의 제조 방법이 개시되어 있다. 반도체 소자는 반도체 기판상에 상호 이격 되어 형성된 적어도 2 개의 게이트 구조물들, 반도체 기판 및 상기 게이트 구조물을 덮어 보호하는 질화막, 질화막을 덮으며 평탄한 상면을 갖는 층간 절연막 및 질화막과 층간 절연막의 압축응력의 중첩에 의하여 질화막과 층간 절연막이 상호 박리되는 것을 방지하기 위해 질화막과 층간 절연막 사이에 개재된 버퍼막을 포함한다. 이로써, 압축 응력 특성을 갖는 2 개의 박막들, 예를 들면, 게이트 구조물을 덮는 질화막 및 질화막 상에 배치된 층간 절연막 사이에 인장 응력 특성을 갖는 버퍼막을 배치함으로써 질화막 및 층간 절연막의 압축 응력 특성을 완화시켜 질화막 및 층간 절연막의 박리 또는 파손을 방지할 수 있다.
반도체, 반도체 소자, 게이트, 질화막, 층간 절연막, 반도체 기판

Description

반도체 소자 및 이의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR DEVICE}
도 1은 본 발명의 일실시예에 의한 반도체 소자를 개략적으로 도시한 단면도이다.
도 2는 본 발명의 일실시예에 의하여 반도체 기판상에 게이트 구조물을 형성하는 것을 도시한 단면도이다.
도 3은 도 2에 도시된 게이트 구조물에 질화막을 형성한 것을 도시한 단면도이다.
도 4는 도 3에 도시된 질화막 상에 버퍼막을 형성한 것을 도시한 단면도이다.
도 5는 도 4에 도시된 버퍼막 상에 형성된 층간 절연막을 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판 20: 게이트 구조물
30: 질화막 40: 버퍼막
50: 층간 절연막
본 발명은 반도체 소자 및 반도체 소자의 제조 방법에 관한 것이다.
최근 들어, 반도체 소자의 집적도(integration degree)는 2년마다 약 2배가 증가하고 있다. 이에 따라 반도체 소자의 칩 사이즈 및 회로 선폭이 갈수록 작아지고 이로 인해 이전에 존재하지 않던 새로운 문제가 발생하고 있다.
프리 메탈 다이일렉트릭막(Pre-Metal Dielectric layer, 이하,PMD막)은 게이트 구조물(gate structure) 및 금속배선을 분리하는 층간 절연막으로 정의되며, 갭필(gap-fill) 성능, 개더링 성능이 우수하고 평탄화가 용이해야 하며 흡습성이 낮은 특성을 갖는다.
갭필 성능이란 반도체 소자의 패턴에 의하여 형성된 단차를 충분히 메울 수 있는 특성을 의미하며, 개더링 성능은 디바이스의 특성을 저하시키는 모바일 이온(mobile ion), 예를 들어 나트륨 이온 또는 기타 금속 이온을 트랩(trap)하는 능력을 의미한다.
절연막으로 많이 사용되는 실리콘 산화막은 게이트 구조물에 의하여 형성된 단차를 메우는 능력이 부족하다. 따라서, 실리콘 산화막으로 형성된 PMD막에는 보이드(void)가 형성될 수 있기 때문에 반도체 소자의 특성을 저하시킬 뿐만 아니라 보이드에 의하여 콘택간에 쇼트(short)를 유발시켜 반도체 소자의 생산 수율이 크게 저하되고 있다.
따라서, 최근에는 실리콘 산화막을 대신하여 보로포스포실리케이트글래 스(Borophosphosilicate Glass, 이하 BPSG)막, 포스포실리케이트글래스(Phosphosilicate Glass, 이하 PSG) 또는 HDP CVD(High Density Plasma - Chemical Vapor Deposition) 장비를 이용하여 형성된 HDP-USG막 등이 널리 사용되고 있다.
한편, 게이트 구조물을 보호하기 위하여 게이트 구조물에 질화막(silicon nitride)을 형성한 후, 질화막 상에 HDP-USG막을 형성할 경우 질화막 및/또는 HDP-USG막이 상호 박리되는 문제점이 발생된다. 질화막 및/또는 HDP-USG막의 박리는 압축 응력에 취약한 HDP-USG 막 및 압축 응력에 취약한 질화막의 압축 응력이 중첩될 경우 빈번하게 발생 될 수 있다.
이와 같이 질화막 및 HDP-USG막이 박리될 경우, 게이트 구조물에 연결되는 금속물질이 박리된 공간으로 침투하여 반도체 소자 사이에 쇼트가 발생 될 수 있다.
따라서, 본 발명의 하나의 목적은 게이트 구조물을 보호하는 질화막 및 질화막을 덮는 층간 절연막의 박리가 방지된 반도체 소자를 제공한다.
본 발명의 다른 목적은 상기 반도체 소자의 제조 방법을 제공한다.
이와 같은 본 발명의 하나의 목적을 구현하기 위한 반도체 소자는 반도체 기판상에 상호 이격 되어 형성된 적어도 2 개의 게이트 구조물들, 반도체 기판 및 상기 게이트 구조물을 덮어 보호하는 질화막, 질화막을 덮으며 평탄한 상면을 갖는 층간 절연막 및 질화막과 층간 절연막의 압축응력의 중첩에 의하여 질화막과 층간 절연막이 상호 박리되는 것을 방지하기 위해 질화막과 층간 절연막 사이에 개재된 버퍼막을 포함한다.
본 발명의 다른 목적을 구현하기 위한 반도체 소자의 제조 방법은 반도체 기판상에 상호 이격되어 형성된 적어도 2 개의 게이트 구조물들을 형성하고, 반도체 기판 및 게이트 구조물을 덮는 질화막을 형성하고, 질화막의 표면을 따라 형성되어 질화막이 게이트 구조물들로부터 박리되는 것을 방지하기 위한 버퍼막을 형성하고, 버퍼막 상에 층간 절연막을 형성하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 의하여 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 반도체 기판, 게이트 구조물, 질화막, 층간 절연막, 버퍼막 및 기타 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 반도체 기판, 게이트 구조물, 질화막, 층간 절연막, 버퍼막 및 기타 구조물들이 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 반도체 기판, 게이트 구조물, 질화막, 층간 절연막, 버퍼막 및 기타 구조물들이 직접 반도체 기판, 게이트 구조물, 질화막, 층간 절연막, 버퍼막 및 기타 구조물들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 반도체 기판, 게이트 구조물, 질화막, 층간 절연막, 버퍼막 및 기타 구조 물들이 기판상에 추가로 형성될 수 있다. 또한, 반도체 기판, 게이트 구조물, 질화막, 층간 절연막, 버퍼막 및 기타 구조물들이, 예를 들어, "제1", "제2"," 제3" 및/또는 "제4" 등으로 언급되는 경우, 이는 이러한 부재들을 한정하기 위한 것이 아니라 단지 반도체 기판, 게이트 구조물, 질화막, 층간 절연막, 버퍼막 및 기타 구조물들을 구분하기 위한 것이다. 따라서, 예를 들어, "제1", "제2", "제3" 및/또는 "제4"와 같은 기재는 반도체 기판, 게이트 구조물, 질화막, 층간 절연막, 버퍼막 및 기타 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
반도체 소자
도 1은 본 발명의 일실시예에 의한 반도체 소자를 개략적으로 도시한 단면도이다.
도 1을 참조하면, 반도체 소자(semiconductor device;100)는 반도체 기판(semiconductor substrate;10), 게이트 구조물(gate structure;20), 질화막(silicon nitride layer;30), 버퍼막(buffer layer;40) 및 층간 절연막(inter layer dielectric,ILD, 50)을 포함한다.
게이트 구조물(20)은 반도체 기판(10) 상에 배치된다. 본 실시예에 의한 게이트 구조물(20)은 게이트 산화막 패턴(gate oxide layer pattern;12), 게이트 도전막 패턴(gate conductive layer pattern;14), 하드 마스크막 패턴(hard mask layer pattern;16) 및 스페이서(spacer;18)을 포함한다.
게이트 산화막 패턴(12)은 반도체 기판(10) 상에 배치되고, 게이트 산화막 패턴(12) 상에는 게이트 도전막 패턴(14)이 형성된다. 본 실시예에서, 게이트 도전막 패턴(14)으로 사용될 수 있는 물질의 예로서는 알루미늄, 알루미늄 합금, 텅스텐, 텅스텐 합금 등 다양한 금속 등을 들 수 있다.
하드 마스크막 패턴(16)은 게이트 도전막 패턴(14) 상에 형성되고, 스페이서(18)는 게이트 산화막 패턴(12), 게이트 도전막 패턴(14) 및 하드 마스크막 패턴(16)의 측면을 감싸도록 배치된다.
본 실시예에서, 게이트 구조물(20)은 적어도 2 개가 한 쌍으로 형성되며, 각 게이트 구조물(20) 사이에 형성된 폭은, 예를 들어, 1,700Å 내지 1,900Å일 수 있다.
본 실시예에서 게이트 구조물(20)은, 예를 들어, 게이트 산화막 패턴(12), 게이트 도전막 패턴(14), 하드 마스크막 패턴(16) 및 스페이서(18)의 구조를 갖고, 상술된 게이트 구조물(20)은 비휘발성 메모리의 플로팅 게이트 구조물(floating gate structure) 또는 플래쉬 메모리 장치(flash memory device)의 스플릿 게이트 구조물(split gate structure) 등으로 사용될 수 있으며, 본 실시예에서 게이트 구조물의 구성 및 구조는 다양하게 변경될 수 있다.
질화막(30)은, 예를 들어, 게이트 산화막 패턴(12), 게이트 도전막 패턴(14), 하드 마스크막 패턴(16) 및 스페이서(18)로 이루어진 게이트 구조물(20) 및 반도체 기판(10)을 덮도록 반도체 기판(10) 상에 배치된다. 본 실시예에서, 질화막(30)은 게이트 구조물(20)이 식각 되는 것을 방지하는 식각 저지막(etching preventng layer) 및/또는 게이트 구조물(20)을 보호하는 보호막(passivation layer) 역할을 할 수 있다. 본 실시예에서, 질화막(30)은 약 200Å 내지 약 300Å의 두께를 가질 수 있다.
한편, 질화막(30)의 상부에는 층간 절연막(50)이 형성될 수 있다. 본 실시예에서 층간 절연막(50)은, 예를 들어, HDP CVD 공정에 의하여 형성된 HDP-USG를 포함할 수 있다. 본 실시예에 의한 층간 절연막은 PMD(pre-metal dielectirc)막으로 게이트 구조물(20)에 의하여 형성된 단차에도 불구하고 게이트 구조물(20)의 사이를 정밀하게 채울 수 있다.
그러나, 압축 응력(compressive stress) 특성을 갖는 질화막(30)의 상면에 압축 응력 특성을 갖는 층간 절연막(50)을 직접 형성할 경우, 질화막(30) 및 층간 절연막(50)의 압축 응력이 중첩되어, 질화막(30) 및 층간 절연막(50)이 상호 박리 또는 파괴될 수 있다.
본 실시예에서는 압축 응력 특성을 갖는 질화막(30) 및 압축 응력 특성을 갖는 층간 절연막(50)이 상호 박리 되는 것을 방지하기 위해, 질화막(30) 및 층간 절연막(50)의 사이에 인장 응력(tensile stress) 특성을 갖는 버퍼막(40)이 개재된다.
본 실시예에서, 인장 응력 특성을 갖는 버퍼막(40)은 질화막(30) 및 층간 절연막(50)에서 발생된 압축 응력을 상쇄(또는 흡수)하여 질화막(30) 및 층간 절연막(50) 사이에 형성되는 응력을 제거함으로써 질화막(30) 및 층간 절연막(50)의 박리를 방지한다.
본 실시예에서, 버퍼막(40)은, 예를 들어, O3-USG박막이다. 구체적으로, 본 실시예에 의한 버퍼막(40)은 테오스(TEOS)가스를 오존(O3)을 매개로 반응시켜 형성된 O3-USG 물질을 질화막(30) 상에 증착하여 형성할 수 있다. 본 실시예에서, O3-USG박막의 두께는 약 150Å 내지 약 450Å일 수 있다.
본 실시예에 의한 버퍼막(40)은 질화막(30) 및 층간 절연막(50) 사이의 응력을 완충 시켜(또는 흡수하여) 질화막(30) 및 층간 절연막(50)이 상호 박리 되는 것을 방지한다. 따라서, 버퍼막(40)이 질화막(30) 및 게이트 구조물(20) 사이에 형성 또는 버퍼막(40)이 층간 절연막(50)의 상부에 형성될 경우, 버퍼막(40)의 기능을 수행할 수 없다. 따라서, 본 실시예에 의한 버퍼막(40)은 질화막(30) 및 층간 절연막(50)의 사이에 개재된다.
본 실시예에 의하면, 압축 응력 특성을 갖는 질화막(30) 및 압축 응력 특성을 갖는 층간 절연막(50) 사이에 인장 응력 특성을 갖는 버퍼막(40)을 개재하여 질화막(30)과 층간 절연막(50)의 박리 및 질화막(30)과 층간 절연막(50)의 파손을 방지할 수 있다.
반도체 소자의 제조 방법
도 2는 본 발명의 일실시예에 의하여 반도체 기판상에 게이트 구조물을 형성하는 것을 도시한 단면도이다.
도 2를 참조하면, 반도체 기판(10)상에 통상의 웰을 형성하기 위해 이온 임플랜트 공정(ion implantating process)을 수행하고 반도체 기판(10) 상에 게이트 산화막(미도시)을 형성한다.
이어서, 게이트 산화막 상에 게이트로 사용하기 위한 폴리실리콘막(polysilicon layer)을 형성하고 폴리실리콘막은 고농도 불순물(high concentration impurites)들로 도핑되어 전도성 게이트 도전막(미도시)이 형성된다.
이어서, 게이트 도전막 상에 실리콘 산화물로 이루어진 하드 마스크막(미도시)을 형성한다. 예를 들어, 하드 마스크막 상에는 반사 방지막(anti-reflecting layer)을 더 형성할 수 있다.
한편, 하드 마스크막 상에는 스핀 코팅 공정(spin coating process)에 의하여 포토레지스트 필름(photoresist film)이 형성되고, 포토레지스트 필름은 사진-식각 공정에 의하여 식각되어 하드 마스크막 상에는 포토레지스트 패턴(photoresist pattern)이 형성된다.
포토레지스트 패턴이 하드 마스크막 상에 형성된 후, 포토레지스트 패턴을 식각 마스크로 이용하여 하드 마스크막은 식각되어 하드 마스크 패턴(16)이 형성된다.
이어서, 하드 마스크 패턴(16) 상에 형성된 포토레지스트 패턴은 산소 플라즈마를 이용한 애싱 공정(ashing process)에 의하여 하드 마스크 패턴(16)으로부터 제거된다.
하드 마스크 패턴(16)이 형성된 후, 하드 마스크 패턴(16)을 식각 마스크로 이용하여 폴리실리콘막 및 게이트 산화막은 순차적으로 식각되어 게이트 도전막 패 턴(14) 및 게이트 산화막 패턴(12)이 반도체 기판(10) 상에 형성된다.
이어서, 하드 마스크 패턴(16)의 상면 및 측벽, 게이트 도전막 패턴(14)의 측벽 및 게이트 산화막 패턴(12)의 측벽이 덮이도록 반도체 기판(10) 상에는 실리콘 질화막(또는 산화막)이 형성되고, 실리콘 질화막은 에치백(etch back) 공정에 의하여 식각되어 하드 마스크 패턴(16)의 측벽, 게이트 도전막 패턴(14)의 측벽 및 게이트 산화막 패턴(12)의 측벽에는 스페이서(18)가 형성된다.
본 실시예에서, 게이트 구조물(20)은 반도체 기판(10) 상에 적어도 2 개가 배치되고, 각 게이트 구조물(20)은 약 1,700Å 내지 약 1,900Å의 폭으로 상호 이격되어 배치될 수 있다.
도 3은 도 2에 도시된 게이트 구조물에 질화막을 형성한 것을 도시한 단면도이다.
도 3을 참조하면, 게이트 구조물(20)이 형성된 후, 반도체 기판(10) 및 게이트 구조물(20)을 덮는 질화막(30)이 형성된다. 본 실시예에서, 질화막(30)은 약 200Å 내지 약 300Å의 두께를 가질 수 있다. 본 실시예에서, 질화막(30)은 게이트 구조물(20)을 보호하는 보호막 및 게이트 구조물(20)의 식각을 저지하는 식각 저지막의 역할을 한다. 본 실시예에 의한 질화막(30)은 압축 응력 특성을 가질 수 있다.
도 4는 도 3에 도시된 질화막 상에 버퍼막을 형성한 것을 도시한 단면도이다.
도 4를 참조하면, 질화막(30)이 형성된 후, 질화막(30) 상면에는 버퍼막(40) 이 형성된다. 본 실시예에서, 버퍼막(40)의 두께는 약 150Å 내지 약 450Å이고, 버퍼막(40)은 열 화학 기상 증착(thermal chemical vapor deposition) 공정에 의하여 형성될 수 있다.
본 실시예에서, 버퍼막(40)은, 예를 들어, 테오스 가스(Tetra Ethyl Ortho Silicate gas,TEOS)를 오존을 촉매로 반응시켜 형성된 O3-USG 물질을 질화막(30)상에 증착하여 형성할 수 있다. 본 실시예에 의한 버퍼막(40)은 인장 응력 특성을 가짐으로써 질화막(30)의 압축 응력을 상쇄(또는 흡수)할 수 있다.
도 5는 도 4에 도시된 버퍼막 상에 형성된 층간 절연막을 도시한 단면도이다.
도 5를 참조하면, 반도체 기판(10) 상에 인장 응력 특성을 갖는 버퍼막(40)이 형성된 후, 게이트 구조물(20)들 사이에 형성된 갭(gap)을 보이드(void) 없이 제거하기 위해 버파막(40)에는, 예를 들어, HDP-USG막과 같은 층간 절연막(50)이 형성된다. 본 실시예에서, HDP-USG막으로 사용되는 층간 절연막(50)은 HDP CVD 공정에 의하여 형성될 수 있다. 본 실시예에서, 버퍼막(40) 상에 형성된 층간 절연막(50)은 압축 응력 특성을 갖지만, 층간 절연막(50)의 하부에 배치된 버퍼막(40)이 인장 응력 특성을 갖기 때문에 층간 절연막(50)의 압축 응력 특성은 크게 완화된다.
본 실시예에 의하면, 층간 절연막(50) 및 질화막(30) 사이에 개재된 버퍼막(40)은 인장 응력 특성을 갖고, 따라서, 층간 절연막(50) 및 질화막(30)의 압축응력은 버퍼막(40)에 의하여 상쇄되어 층간 절연막(50) 및 질화막(30)이 상호 박리 되는 것을 방지할 수 있다.
이상에서 상세하게 설명한 바에 의하면, 압축 응력 특성을 갖는 2 개의 박막들, 예를 들면, 게이트 구조물을 덮는 질화막 및 질화막 상에 배치된 층간 절연막 사이에 인장 응력 특성을 갖는 버퍼막을 배치함으로써 질화막 및 층간 절연막의 압축 응력 특성을 완화시켜 질화막 및 층간 절연막의 박리 또는 파손을 방지할 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 반도체 기판상에 상호 이격 되어 형성된 적어도 2 개의 게이트 구조물들;
    상기 반도체 기판 및 상기 게이트 구조물을 덮어 보호하는 질화막;
    상기 질화막을 덮으며 평탄한 상면을 갖는 층간 절연막; 및
    상기 질화막 및 상기 층간 절연막 사이에 개재되어 상기 질화막 및 상기 층간 절연막 사이의 응력을 완충하는 버퍼막을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 질화막 및 상기 층간 절연막의 압축응력의 중첩에 의하여 상기 질화막 및 상기 층간 절연막이 상호 박리되는 것을 방지하기 위한 상기 버퍼막은 테오스 가스(Tetra Ethyl Ortho Silicate gas,TEOS)를 오존을 촉매로 반응시켜 형성된 O3-USG(O3-based Undepoed Silicate Glass)막인 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서, 상기 O3-USG막의 두께는 150Å 내지 450Å인 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,상기 게이트 구조물들 사이의 간격은 1,700Å 내지 1,900Å인 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 층간 절연막은 HDP-USG막인 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서, 상기 질화막 및 상기 층간 절연막은 압축응력 특성을 갖고, 상기 버퍼막은 상기 압축응력을 상쇄하기 위한 인장응력 특성을 갖는 것을 특징으로 하는 반도체 소자.
  7. 반도체 기판상에 상호 이격되어 형성된 적어도 2 개의 게이트 구조물들을 형성하는 단계;
    상기 반도체 기판 및 상기 게이트 구조물을 덮고 압축 응력을 갖는 질화막을 형성하는 단계;
    상기 질화막의 표면을 따라 형성되며 상기 질화막이 상기 게이트 구조물들로부터 박리되는 것을 방지하기 위해 상기 질화막의 압축 응력을 상쇄하는 인장 응력을 갖는 버퍼막을 형성하는 단계; 및
    상기 버퍼막 상에 압축 응력을 갖는 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서, 상기 버퍼막을 형성하는 단계에서는 테오스 가스(Tetra Ethyl Ortho Silicate gas,TEOS)를 오존을 촉매로 반응시켜 형성된 O3-USG를 상기 질화막 상에 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서, 상기 버퍼막은 열 화학기상증착(thermal chemical vapor deposition, thermal CVD) 공정에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 삭제
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