KR20070082758A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법이 제공된다. 반도체 소자의 제조 방법은 게이트 산화막이 형성된 반도체 기판 상에 게이트 전극용 도전막, 제1 하드 마스크막 및 상기 제 1 하드 마스크막과 식각 선택비가 다른 제 2 하드 마스크막을 순차적으로 형성하고, 제 2 하드 마스크막 및 제 1 하드 마스크막을 순차적으로 패터닝하여 게이트 전극용 제 1 하드 마스크 및 제 2 하드 마스크를 형성하고, 게이트 전극용 하드 마스크를 식각 마스크로 하여 게이트 도전막을 패터닝하여 게이트 전극을 형성하며, 게이트 전극의 측벽에 측벽 스페이서를 형성하고, 제 2 하드 마스크를 선택적으로 제거하여, 제 1 하드 마스크의 상부 프로파일이 게이트 전극의 상부 프로파일과 평행하여 제 1 하드 마스크의 두께가 일정하게 되도록 제 1 하드 마스크의 상면을 노출시키며, 게이트 전극을 포함하는 반도체 기판의 전면에 층간 절연막을 형성하고, 층간 절연막의 일부를 선택적으로 제거하여 게이트 전극과 인접하는 상기 반도체 기판 내에 형성된 불순물 영역의 상면을 노출시키는 자기 정렬 콘택홀을 형성하며, 자기 정렬 콘택홀을 도전성 물질로 매립하여 자기 정렬 콘택을 형성하는 것을 포함한다.
자기 정렬 콘택(SAC, self-aligned contact), 선택비, 하드 마스크 프로파일

Description

반도체 소자의 제조 방법{fabrication method of semiconductor device}
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 2는 본 발명의 일 실시예에 따라 제조한 반도체 소자의 하드 마스크 및 자기 정렬 콘택(SAC, self-aligned contact)의 프로파일(profile)을 나타낸 전자 현미경 이미지이다.
(도면의 주요부분에 대한 부호의 설명)
100 : 반도체 기판 200 : 게이트 산화막
300 : 게이트 전극용 도전막 301 : 게이트 전극
400 : 제 1 하드 마스크막 401 : 제 1 하드 마스크
500 : 제 2 하드 마스크막 501 : 제 2 하드 마스크
600 : 측벽 스페이서 701a, 701b : 자기 정렬 콘택
801a, 801b : 하드 마스크 프로파일
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 게 이트 전극 위의 하드 마스크 프로파일을 개선하여, 공정 신뢰도를 높일 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 고집적화 됨에따라 게이트 라인간의 디자인 룰도 점차 감소하고 있으며 배선 연결을 위한 콘택의 종횡비(aspect ratio)도 높아지고 있다. 이에 따라 게이트 라인에 연결되는 콘택 형성 공정에서의 마진(margin) 확보가 어려워 자기 정렬 방식의 콘택 형성 공정이 개발되어 왔다.
이러한 자기 정렬 콘택 형성 공정에서는 층간 절연막 및 게이트 라인을 보호하는 하드 마스크막의 식각 선택비를 이용하며, 자기 정렬 콘택 형성을 위해 실제 오픈되는 크기보다도 더 큰 정렬 마진으로 층간 절연막을 식각하게 된다.
한편, 자기 정렬 콘택 형성 공정 이전 단계인 하드 마스크막을 패터닝하는 공정에서, 종종 식각 마스크인 포토레지스트가 빠르게 제거되어, 하드 마스크막이 식각 물질에 노출되며 게이트 라인을 전기적으로 보호하는 하드 마스크막의 프로파일이 둥근 형태로 형성되는 경우가 있다. 이러한 경우에는 이후 자기 정렬 콘택 형성을 위해 층간 절연막을 식각하는 과정에서 하드 마스크막의 표면이 노출되는 속도가 낮고, 이에 따라 층간 절연막을 식각하는 과정에서 발생하는 부산물인 폴리머들이 하드 마스크막에 식각 보호막으로 작용하는 효율이 낮은 것으로 알려져 있다. 따라서 층간 절연막 및 하드 마스크막 사이의 식각 선택비가 나빠지고 게이트 전극 및 자기 정렬 콘택 간에 공정 마진이 확보되지 아니하여 반도체 소자의 전기적 특성을 열화시키게 된다.
또한 이렇게 하드 마스크의 프로파일이 불량해져 반도체 소자의 특성에 부정 적인 영향을 미치는 것을 막기위해 하드 마스크막의 높이를 증가시키는 방법이 사용되고 있으나, 이러한 경우에는 게이트 전극의 종횡비가 커지게 되며, 따라서 하드 마스크막 위에 층간 절연막을 형성하는 과정에서 보이드(void)가 발생하여 반도체 소자의 물리적, 전기적 특성을 열화시키게 된다.
본 발명이 이루고자 하는 기술적 과제는, 게이트 전극 위의 하드 마스크 프로파일을 개선하여, 게이트 전극 및 자기 정렬 콘택 사이의 공정 마진이 확보되고, 층간 절연막 내의 보이드 발생이 적은 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조방법은 게이트 산화막이 형성된 반도체 기판 상에 게이트 전극용 도전막, 제1 하드 마스크막 및 상기 제1 하드 마스크막과 식각 선택비가 다른 제2 하드 마스크막을 순차적으로 형성하고, 상기 제2 하드 마스크막 및 상기 제1 하드 마스크막을 순차적으로 패터닝하여 게이트 전극용 제 1 하드 마스크 및 제 2 하드 마스크를 형성하고, 상기 게이트 전극용 하드 마스크를 식각 마스크로 하여 상기 게이트 도전막을 패터닝하여 게이트 전극을 형성하며, 상기 게이트 전극의 측벽에 측벽 스 페이서를 형성하고, 상기 제 2 하드 마스크를 선택적으로 제거하여, 제 1 하드 마스크의 상부 프로파일이 상기 게이트 전극의 상부 프로파일과 평행하여 상기 제 1 하드 마스크의 두께가 일정하게 되도록 상기 제 1 하드 마스크의 상면을 노출시키며, 상기 게이트 전극을 포함하는 반도체 기판의 전면에 층간 절연막을 형성하고, 상기 층간 절연막의 일부를 선택적으로 제거하여 상기 게이트 전극과 인접하는 상기 반도체 기판 내에 형성된 불순물 영역의 상면을 노출시키는 자기 정렬 콘택홀을 형성하며, 상기 자기 정렬 콘택홀을 도전성 물질로 매립하여 콘택을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 하나의 층이 다른 층 "위에" 있는 것으로 언급될 때는 상기 층 위에 직접 있을 수 있고 또는 그 사이에 중간 층들이 존재할 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
그리고 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계 및/또는 소자는 하나 이상의 다른 구성요소, 단계 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한 본 명세서에서 커플링(coupled, coupling)이란 두 개의 구성 요소가 서로 물리적 또는 전기적으로 직접 콘택하지 않고 중간 구조를 통해 전기적으로 함께 동작(co-operate)하는 경우를 지칭하는 의미로 사용하고, 연결(connected, connecting)이란 두 개의 구성 요소가 직접 물리적 또는 전기적으로 콘택하는 경우를 지칭하는 의미로 사용한다.
또한 제조 방법 설명시 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다. 또한 여기서 앞의 구조에서 설명한 각 구성요소들에 대해서는 설명의 중복을 피하기 위하여 그 설명을 생략하거나 간단하게 하기로 한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명의 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 제조 과정을 순차적으로 나타낸 공정 단면도들이다.
도 1a를 참조하면, 게이트 산화막(200)이 형성된 반도체 기판(100) 상에 게이트 전극용 도전막(300), 제1 하드 마스크막(400) 및 상기 제1 하드 마스크막과 식각 선택비가 다른 제2 하드 마스크막(500)을 순차적으로 형성한다.
우선, 게이트 산화막(200)이 형성된 반도체 기판(100)을 제공한다. 게이트 산화막(200)은 실리콘 산화물 등을 포함할 수 있으며, 고온 또는 저온 열산화, CVD(chemical vapor deposition), LPCVD(low pressure chemical vapor deposition) 등의 방법을 이용하여 약 50Å 내지 60Å 두께로 형성할 수 있다. 이러한 게이트 산화막은 MOS(metal oxide semiconductor)를 구현하기 위해 반도체 기판(100) 및 게이트 전극용 도전막(300) 사이에 위치한다.
반도체 기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판 등 일 수 있다. 이러한 반도체 기판(100)에는 소자 분리막에 의해 정의된 활성 영역이 정의되어 있다.(미도시) 이러한 활성 영역 내에는 게이트 전극 및/또는 측벽 스페이서(600)를 이온 주입마스크로 이용하여 형성된 불순물 영역들이 정의되어 있다.(미도시)
다음으로, 게이트 전극용 도전막(300)을 형성한다. 게이트 도전막(300)은 폴리 실리콘, 불순물이 주입된 폴리 실리콘, 금속성 도전막, 또는 폴리 실리콘 및 실리사이드의 적층막을 사용할 수 있다. 금속성 도전막으로는 W, Co, Cr, TiN, NiTa, Hf, RuO2, MoO2, MoO2 등과 이들의 조합으로 이루어진 물질을 사용할 수 있다. 게이트 도전막(300)은 CVD, LPCVD 등의 방법을 사용하여 약 800Å 내지 1000Å 두께로 형성할 수 있다.
그런 다음, 제 1 하드 마스크막(400)을 형성한다. 제 1 하드 마스크막(400)은 SiH4 및 암모니아를 사용하여 형성할 수 있으며, PECVD(plasma enhanced CVD), LPCVD(low pressure CVD), APCVD(atmospheric pressure CVD)등의 증착 방법을 사용 하여 약 1000Å 내지 1800Å 두께로 형성할 수 있다.
본 발명의 일 실시예에 따라 제 1 하드 마스크막(400)인 실리콘 질화막을 형성하는 경우 고온(약 900Å 이상) CVD 방법을 사용할 수 있다. 이러한 조건으로 형성된 실리콘 질화막은 LPCVD에 의하는 경우 보다 막질의 밀도가 높고, 열적으로 매우 안정된 특성을 갖게 되며, SAC 공정에서 콘택홀의 형성을 위해 층간 절연막을 식각하는 경우 식각 선택비면에서 유리하게 작용할 수 있다.
다음으로, 제 1 하드 마스크막(400)과 선택비가 다른 제 2 하드 마스크막(500)을 형성한다. 제 2 하드 마스크막(500)은 SiH4 및 산소를 사용하여 형성할 수 있으며, PECVD(plasma enhanced CVD), LPCVD(low pressure CVD), APCVD(atmospheric pressure CVD)등의 증착 방법을 사용하여 약 500Å의 두께로 형성할 수 있다. 본 발명과 관련된 제 2 하드 마스크막(500)의 역할은 제2 하드 마스크(500), 제1 하드 마스크(400) 및 게이트 도전막(300)을 순차적으로 패터닝하는 단계(도 1b)에서 설명하기로 한다.
제 2 하드 마스크막(500) 위에는 도 1a에 도시하지는 않았으나, 반사 방지 코팅막(ARL, anti-reflection layer)을 추가로 적층할 수 도 있다. 본 발명의 일 실시예에서는 반사 방지 코팅막으로 실리콘 옥시나트라이드(P-SiON)를 사용한다. 반소체 소자의 디자인 룰이 축소되면서 제 2 하드마스크막(500)의 반사도가 크면 하드 마스크막의 패턴이 제대로 형성되지 않으므로, 반사 방지 코팅막을 형성한 후 포토 공정을 진행하면 원하는 형상의 하드 마스크 패턴을 정의된 바에 따라 비교적 정확하게 얻을 수 있기 때문이다.
도 1b를 참조하면, 제2 하드 마스크막(500) 및 상기 제1 하드 마스크막(400)을 순차적으로 패터닝하여 게이트 전극용 제 1하드 마스크(401) 및 제 2 하드 마스크(501)를 형성한다.
우선, 제 2 하드 마스크막(500) 및 제 1 하드 마스크막(400) 위에 포토레지스트(미도시)를 형성하고 패터닝 한 후, 이러한 패턴화된 포토레지스트를 식각 마스크로 이용하여 제 2 하드 마스크막(500) 및 제 1 하드 마스크막(400)을 식각한다. 식각은 아르곤 등 불활성 가스와 불소를 포함하는 탄소 화합물(예를 들어, CF4)을 사용하는 반응 이온 식각(RIE, reactive ion etching) 등의 방법을 사용하여 수행할 수 있다.
이렇게 하여 게이트 전극용 제 1 하드 마스크(401) 및 제 2 하드 마스크(501)를 형성한다.
제 1 하드 마스크막(400)과 선택비가 다른 제 2 하드 마스크막(500)이 없는 경우에는 식각 과정에서 제 1 하드 마스크막(400) 상에 위치하는 패턴화된 포토레지스트의 대부분이 식각 되어 제 1 하드 마스크막(400)의 양 끝 부분이 식각 물질에 노출되고, 따라서 포토 공정을 종료한 후에는 전체적으로 제 1 하드 마스크(401)의 상부 표면은 둥근 모양의 프로파일을 갖게 된다. 따라서 제 1 하드 마스크막 위에 식각 선택비가 다른 제 2 하드 마스크막을 형성함으로써 제 1 하드 마스크막의 상부 프로파일이 불량해지는 것을 방지하고 제 1 하드 마스크(401)의 상부 표 면이 평탄한 구조를 갖게 할 수 있다.
본 발명은 제 1 하드 마스크막(400) 위에 제 2 하드 마스크(500)막을 형성함으로써, 제 1 하드 마스크(401)의 상부가 평탄한 프로파일을 갖게 되는 것을 특징으로한다. 제 1 하드 마스크(401) 상부 표면의 프로파일이 둥근 경우 및 평탄한 경우에 있어서, 자기 정렬 콘택 공정 이후 게이트 전극(301) 및 자기 정렬 콘택 사이의 공정 마진에 차이가 발생하는데, 그 이유는 도 1d에서 설명하기로 한다.
다음으로, 게이트 전극용 제 1 하드 마스크(401) 및 제 2 하드 마스크 (501)를 식각 마스크로 하여 게이트 전극용 도전막(300)을 패터닝하여 게이트 전극(301)을 형성한다.
게이트 전극용 도전막(300)은 RIE 등의 방법을 이용하여 패터닝 할 수 있다.
도 1c를 참조하면, 게이트 전극(301)의 측벽에 측벽 스페이서(600)를 형성한다.
측벽 스페이서(600)는 SiH4 및 암모니아(또는 질소) 기체를 이용하고, LPCVD, PECVD(plasma-enhanced CVD) 등의 방법을 사용하여 반도체 기판의 전면에 박막을 형성한 후 에치백 공정을 수행하여 형성할 수 있다. 측벽 스페이서(600)는 반도체 기판(100)에 불순물을 주입하는 과정에서 이온 주입 마스크로 작용하고, 자기 정렬 콘택 공정에서 층간 절연막을 식각하는 경우 게이트 도전막(300)이 노출되지 않도록 보호막으로 작용하며, 게이트 도전막(300) 및 자기 정렬 콘택 간에 전기적으로 절연되도록 하는 역할을 한다.
도 1d를 참조하면, 제 2 하드 마스크(501)를 선택적으로 제거하여 제 1 하드 마스크(401)의 상부 프로파일이 상기 게이트 전극(301)의 상부 프로파일과 평행하여 상기 제 1 하드 마스크(501)의 두께가 일정하게 되도록 상기 제 1 하드 마스크(501)의 상면을 노출시킨다.
제 2 하드 마스크(501)는 실리콘 산화막 성분을 포함하고, 제 1 하드 마스크(401) 및 측벽 스페이서(600)는 실리콘 질화막 성분을 포함하므로 선택적 식각이 유리한 습식 식각 방법을 이용하여 제 2 하드 마스크(501)를 선택적으로 제거할 수 있다. 습식 식각 방법은 예를 들면, 탈이온수로 희석시킨 HF 수용액을 사용하여 수행할 수 있다.
이 과정에서 반도체 기판(100)의 위에 있는 실리콘 산화물을 포함하는 게이트 산화막(200)도 함께 제거되며, 측벽 스페이서(600)의 하부 및 게이트 전극(300)의 하부에만 게이트 산화막(200)이 남게된다.
이와 같이 제 2 하드 마스크(501)를 제거하게 되면, 제 1 하드 마스크(401)의 상부 프로파일은 게이트 전극(301)의 상부 프로파일과 평행하게 되고, 따라서 상기 제 1 하드 마스크(501)의 두께가 일정하게 된다. 이와 같이 하여 제 1 하드 마스크(401)의 상부 표면은 평탄한 프로파일을 갖게 된다.
도 1d에 도시된 바와 같이, 본 발명에서는 제 1 하드 마스크(401)의 상부 표면이 평탄한 프로파일을 갖는 것을 특징으로 한다.
종래에는 자기 정렬 콘택 형성 공정 이전 단계인 제 1 하드 마스크막(400)을 패터닝하는 정에서, 식각 마스크인 포토레지스트(미도시)가 빠르게 제거되어, 제 1 하드 마스크막(400)이 식각 물질에 노출되며 따라서 게이트 라인을 전기적으로 보호하는 하드 마스크막의 프로파일이 둥근 형태로 형성될 수 있다. 이러한 경우에는 이후 자기 정렬 콘택 형성을 위해 층간 절연막을 식각하는 과정에서 제 1 하드 마스크(401)의 표면이 노출되는 속도가 낮고, 이에 따라 층간 절연막을 식각하는 과정에서 발생하는 부산물인 폴리머들이 제 1 하드 마스크(401)에 식각 보호막으로 작용하는 효율이 낮은 것으로 알려져 있다. 따라서 층간 절연막 및 하드 마스크막 사이의 식각 선택비가 나빠지고 게이트 전극(301) 및 자기 정렬 콘택 간에 공정 마진이 확보되지 아니하여 반도체 소자의 전기적 특성을 열화시키게 된다.
반면, 본 발명의 일 실시예에 따라 제 1 하드 마스크(401)의 상부 표면이 평탄한 프로파일을 갖는 경우에는, 식각 과정에서 하드 마스크 표면이 전면적으로 넓게 드러나게 되며, 식각 공정이 진행되는 챔버 내부에 화학적 조성의 변화를 가져와 폴리머들이 하드 마스크막에 식각 보호막으로 작용하는 효율이 높아지는 것으로 알려져 있다.
이와 같이 제 1 하드 마스크(401) 상부 프로파일의 차이에 따라 하드 마스크 및 층간 절연막 사이의 식각 선택비가 달라지는 현상은 도 2의 전자 현미경 이미지에 나타나 있다.
도 2의 이미지 (a)는 제 1 하드 마스크(401)의 상부가 둥근 형태의 프로파일을 갖는 경우에 자기 정렬 콘택(701a) 형성 공정을 완료한 후의 단면도이며, 이미지 (b)는 본 발명의 일 실시예에 따라 제 1 하드 마스크(401)의 상부가 평탄한 프로파일을 갖는 경우에 자기 정렬 콘택(701b) 형성 공정을 완료한 후의 단면도이다.
이미지 (a)의 경우에는 앞서 설명한 바와 같이 폴리머들이 제 1 하드 마스크(401)의 식각 보호막으로 작용하는 효율이 낮아 층간 절연막을 식각하는 과정에서 하드 마스크 및 층간 절연막의 식각 선택비가 나빠지고, 자기 정렬 콘택(701a) 형성 이후에는 하드 마스크의 프로파일(802a)이 더욱 불량해져 있는 것을 관찰할 수 있다. 반면 이미지 (b)의 경우에는 폴리머들이 제 1 하드 마스크(401)의 식각 보호막으로 작용하는 효율이 상대적으로 높아 자기 정렬 콘택(802b) 형성 이후에도 하드 마스크의 프로파일(802b)이 평탄한 구조를 잘 유지하고 있는 것을 관찰할 수 있다.
따라서 제 1 하드 마스크(401)의 상부 표면이 평탄한 프로파일을 갖게 되는 경우에는 둥근 프로파일을 갖는 경우보다 상대적으로 층간 절연막을 식각하는 과정에서 하드 마스크막 및 층간 절연막 사이의 식각 선택비를 높일 수 있으며, 따라서 게이트 전극(301) 및 자기 정렬 콘택 사이의 공정 마진을 확보할 수 있어 반도체 소자의 전기적 특성의 열화를 막을 수 있다.
또한 종래에는 제 1 하드 마스크(401)의 상부 표면 프로파일이 불량해져 반도체 소자의 특성에 부정적인 영향을 미치는 것을 막기 위해 하드 마스크막의 높이를 보다 높게 형성하였으며, 이로 인해 게이트 전극의 종횡비가 높아지면서, 게이트 전극을 포함하는 반도체 기판 상에 자기 정렬 콘택을 형성하기 위해 층간 절연막을 형성하는 과정에서 보이드(void)가 발생하는 문제가 있었다.
본 발명에서는 상기 설명한 바와 같이 제 1 하드 마스크(401)의 상부 표면이 평탄한 프로파일을 갖게함으로써, 층간 절연막의 식각 과정에서 상대적으로 하드 마스크막 및 층간 절연막 사이의 식각 선택비를 높일 수 있으므로, 하드 마스크막의 두께를 두껍게 형성하지 않아도 되며, 이에 따라 게이트 전극의 종횡비를 낮출 수 있고 층간 절연막을 형성하는 과정에서 발생되는 보이드를 억제할 수 있다.
도 1e 및 도 1f를 참조하면, 게이트 전극(301)을 포함하는 반도체 기판(100)의 전면에 층간 절연막(650)을 형성하고, 층간 절연막(650)의 일부를 선택적으로 제거하여 게이트 전극(301)과 인접하는 상기 반도체 기판 내에 형성된 불순물 영역(미도시)의 상면을 노출시키는 자기정렬 콘택홀(미도시)을 형성하며, 자기정렬 콘택홀을 도전성 물질로 매립하여 자기 정렬 콘택(700)을 형성한다.
우선, 도 1e에 도시된 바와 같이 게이트 전극(301)을 포함하는 반도체 기판(100)의 전면에 식각 정지막(640) 및 층간 절연막(650)을 순차적으로 형성한다.
식각 정지막(640)은 SiH4 및 암모니아(또는 질소) 기체를 사용하고, CVD 등의 방법을 이용하여 형성할 수 있다.
그런 다음, 식각 정지막(640) 위에 층간 절연막(650)을 형성한다. 층간 절연막(650)은 BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), TEOS(Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass) 등의 물질을 사용하여 형성할 수 있다.
또한 층간 절연막(650)은 CVD(chemical vapor deposition), PECVD(plasma enhanced CVD), LPCVD(low pressure CVD), APCVD(atmospheric pressure CVD)등의 증착 방법을 사용하여 형성할 수 있으며 반도체 소자의 특성에 따라 다양한 두께로 형성할 수 있다. 이러한 층간 절연막(650)을 형성한 후에 에치백 또는 CMP(chemical mechanical polishing) 등의 방법을 이용하여 층간 절연막(650)을 평탄화한다.
다음으로, 층간 절연막(650)의 일부를 선택적으로 제거하여 게이트 전극(301)과 인접하는 상기 반도체 기판 내에 형성된 불순물 영역(미도시)의 상면을 노출시키는 자기 정렬 콘택홀을 형성한다. (미도시)
자기 정렬 콘택홀은 층간 절연막(650)의 상부에 패턴화(예를 들면, 바 형태(bar type))된 포토레지스트를 형성하고, 이러한 포토레지스트를 식각 마스크로 이용하여 식각 정지막(640)의 표면까지 식각함으로써 형성할 수 있다. 이후 식각 정지막(640)을 식각하여 제거한다.
다음으로, 도 1f에 도시된 바와 같이 자기 정렬 콘택홀 내에 도전성 물질을 형성하고 층간 절연막 (650)및 콘택홀 내에 형성된 도전 물질의 전 표면을 평탄화하여 자기 정렬 콘택(700)을 형성한다.
도 1e 및 도 1f에 도시된 바와 같이 제 1 하드 마스크(401)의 상부 표면이 평탄한 프로파일을 갖게 되는 경우에는 둥근 프로파일을 갖는 경우보다 상대적으로 자기 정렬 콘택(700) 형성 과정에서 제 1 하드 마스크(401) 및 층간 절연막(650) 사이의 식각 선택비를 높일 수 있으며, 따라서 게이트 전극(301) 및 자기 정렬 콘택(700) 사이의 공정 마진을 확보할 수 있어 반도체 소자의 전기적 특성의 열화를 막을 수 있다.
이후, 반도체 기술 분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 상기 설명한 본 발명에 따른 반도체 소자에 전기적 신호 입출력이 가능하도록 하는 수동 소자 및 배선들을 형성하여 연결 및/또는 커플링하고, 기판 상에 패시베이션층을 형성하며 상기 기판을 패키징하여 반도체 소자를 완성한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 소자 및 그 제조 방법에 따르면 게이트 전극의 상부 프로파일을 개선하여, 자기 정렬 콘택 및 게이트 전극 사이의 공정 마진을 확보할 수 있다. 또한 게이트 전극 상부 하드 마스크의 높이를 증가시킬 필요가 없어 층간 절연막 내에 형성되는 보이드의 발생을 억제할 수 있으므로, 반도체 소자의 신뢰도를 높일 수 있다.

Claims (3)

  1. 게이트 산화막이 형성된 반도체 기판 상에 게이트 전극용 도전막, 제 1 하드 마스크막 및 상기 제 1 하드 마스크막과 식각 선택비가 다른 제2 하드 마스크막을 순차적으로 형성하고,
    상기 제 2 하드 마스크막 및 상기 제 1 하드 마스크막을 순차적으로 패터닝하여 게이트 전극용 제 1 하드 마스크 및 제 2 하드 마스크를 형성하고,
    상기 게이트 전극용 하드 마스크를 식각 마스크로 하여 상기 게이트 도전막을 패터닝하여 게이트 전극을 형성하며,
    상기 게이트 전극의 측벽에 측벽 스페이서를 형성하고,
    상기 제 2 하드 마스크를 선택적으로 제거하여, 제 1 하드 마스크의 상부 프로파일이 상기 게이트 전극의 상부 프로파일과 평행하여 상기 제 1 하드 마스크의 두께가 일정하게 되도록 상기 제 1 하드 마스크의 상면을 노출시키며,
    상기 게이트 전극을 포함하는 반도체 기판의 전면에 층간 절연막을 형성하고,
    상기 층간 절연막의 일부를 선택적으로 제거하여 상기 게이트 전극과 인접하는 상기 반도체 기판 내에 형성된 불순물 영역의 상면을 노출시키는 자기정렬 콘택홀을 형성하며,
    상기 자기 정렬 콘택홀을 도전성 물질로 매립하여 자기 정렬 콘택을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 제 1 하드 마스크막은 실리콘 질화물을 사용하고, 상기 제 2 하드 마스크막은 실리콘 산화물을 사용하는 반도체 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 측벽 스페이서는 실리콘 질화물을 사용하는 반도체 소자의 제조 방법.
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