KR100881749B1 - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 열부담(thermal budget)을 감소시키면서 스토리지노드콘택 식각을 위한 자기정렬콘택 식각 공정의 마진을 확보할 수 있는데 적합한 반도체 소자의 제조 방법을 제공하기 위한 것으로, 적어도 플러그가 형성되고 그 표면이 평탄한 반도체 기판 상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막의 표면 상에 복수의 비트라인을 형성하는 단계; 상기 비트라인을 포함한 상기 제1 층간절연막 상에 상기 비트라인의 상단부를 덮는 제1 두께가 상기 비트라인의 측면부를 덮는 제2 두께보다 두껍고, 상기 제1 두께가 상기 제1 층간절연막 표면을 덮는 제3 두께보다 두꺼운 실리콘질화막을 형성하는 단계; 상기 실리콘질화막을 에치백하여 상기 제1 층간절연막의 표면을 노출시키면서 상기 비트라인의 측면부와 상단부를 감싸는 덮개를 형성하는 단계; 상기 덮개를 포함한 전면에 제2 층간절연막을 형성하는 단계; 상기 덮개를 이용한 자기정렬콘택 식각 공정을 통해 상기 비트라인 사이의 플러그를 노출시키는 단계; 및 상기 노출된 플러그에 수직연결되는 스토리지노드콘택플러그를 형성하는 단계를 포함한다.

텅스텐비트라인, 자기정렬콘택, 실리콘질화막, 저압화학기상증착, 플라즈마화학기상증착, 덮개, 스페이서, 단차피복성

Description

반도체 소자의 제조 방법{Method for fabrication of semiconductor device}

도 1a 내지 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도,

도 2a는 LP-실리콘질화막의 두께를 증가시킨 경우에 발생하는 후속 제3 층간절연막의 보이드를 도시한 도면,

도 2b는 자기정렬콘택 식각 마진 부족으로 인한 페일(fail) 발생을 도시한 도면,

도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도,

도 4는 비트라인과 스토리지노드콘택플러그간 숏트가 방지됨을 나타낸 도면.

* 도면의 주요 부분에 대한 부호의 설명

31 : 반도체 기판 32 : 제1 층간절연막

33 : 플러그 34 : 제2 층간절연막

35 : 배리어메탈 36 : 텅스텐비트라인

37 : 하드마스크 38 : PE-실리콘질화막

38a : 덮개 40 : 스토리지노드콘택 플러그

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 텅스텐비트라인을 적용하는 반도체 소자의 제조 방법에 관한 것이다.

반도체소자의 집적화가 급격하게 이루어지면서 데이터라인과 비트라인 등의 금속배선공정의 중요성은 더욱 부각되고 있으며, 이러한 금속배선 공정을 적용하면서 원하는 소자 특성을 얻기 위해 여러가지 공정들이 적용되고 있다. 특히, 데이터라인과 비트라인 공정의 경우 구현하고자 하는 소자의 특성을 고려할 때 필요한 전기적인 특성값을 확보하기는 더욱 어려운 실정이다.

64M 이하의 소자에서의 비트라인의 경우에는 소자의 속도 측면과 다량의 칩 확보측면에서 그다지 어려운 공정은 아니지만, 128M 이상의 고집적 소자에서는 한정된 웨이퍼에서 보다 많은 칩수를 확보하기 위함과 동시에 고성능의 소자를 구현하기 위해 텅스텐실리사이드 공정보다는 낮은 비저항값을 갖는 텅스텐 공정을 적용하고 있다.

도 1a 내지 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이고, 도 2a는 LP-실리콘질화막의 두께를 증가시킨 경우에 발생하는 후속 제3 층간절연막의 보이드를 도시한 도면이다. 그리고, 도 2b는 자기정렬콘택 식각 마진 부족으로 인한 페일 발생을 도시한 도면이다.

도 1a에 도시된 바와 같이, 반도체 기판(11) 상의 제1 층간절연막(12)에 의 해 이웃한 플러그와 절연/분리되는 플러그(13)를 형성한 후, 제1 층간절연막(12) 상에 제2 층간절연막(14)을 형성한다.

다음으로, 제2 층간절연막(14) 상에 배리어메탈(15), 텅스텐비트라인(16) 및하드마스크(17)의 순서로 적층된 복수개의 비트라인 구조를 형성한다.

다음에, 비트라인 구조를 포함한 전면에 저압화학기상증착법(Low Pressure Chemical Vapor Deposition)을 이용하여 실리콘질화막(이하 'LP-실리콘질화막'이라고 약칭함, 18)을 증착한다. 이때, LP-실리콘질화막(18)은 단차피복성이 우수하므로 비트라인 구조의 측면부와 상면부에 증착되는 막의 두께가 동일하다.

도 1b에 도시된 바와 같이, LP-실리콘질화막(18)을 식각하여 이웃한 비트라인 구조 사이를 노출시킨다. 이때, 에치백 공정을 통해 비트라인 구조의 양측벽에 접하는 스페이서(18a)가 된다.

다음에, 보이드(Void)가 발생되지 않는 조건(void free)으로 제3 층간절연막(19)을 갭필(gapfill)한 후, 자기정렬콘택(Self Aligned Contact) 식각 공정-스페이서를 이용하여 콘택을 형성하는 공정-을 이용한 스토리지노드콘택 식각 공정을 통해 플러그(13) 표면을 노출시킨다.

다음에, 노출된 플러그(13)를 포함한 제3 층간절연막(19) 상에 폴리실리콘막을 증착한 후, 에치백하여 플러그(13)에 수직연결되는 스토리지노드콘택 플러그(20)를 형성한다. 결국, 이중 플러그 구조가 된다.

위에서 설명한 LP-실리콘질화막(18)은 단차피복성(step coverage)이 우수한 것으로 알려져 있으며, 자기정렬콘택(SAC) 식각 공정의 마진 확보를 위해 도입된 것이다.

그러나, 전술한 종래기술에서 LP-실리콘질화막(18)은 배치형(batch type) 증착 장비에서 고온 공정을 통해 증착하기 때문에 열부담(thermal budget)이 큰 단점을 갖고 있다.

그리고, 도 2a에 도시된 바와 같이, LP-실리콘질화막(18)은 막특성상 비트라인 구조의 측벽에 증착되는 두께를 증가시키면 비트라인 구조의 상단부에 쌓이는 두께도 동일하게 증가되고, 두께를 증가시키게 되면 자기정렬콘택 마진은 개선할 수 있으나, 후속 보이드없이 제3 층간절연막(19)을 갭필(gapfill)하는 공정에서 비트라인 구조 사이를 충분히 채우지 못하여 보이드(v)가 발생할 수 있는 확률이 증가하는 문제를 갖고 있다.

따라서, 자기정렬콘택 마진만을 고려하여 LP-실리콘질화막의 두께를 증가시키는 것은 제한을 받게 되고, LP-실리콘질화막의 두께를 얇게 하는 경우에는 스토리지노드콘택플러그(20)와 텅스텐비트라인(16)이 숏트될 가능성이 높아진다(도 2b). 즉, 스페이서(18)가 비트라인 구조의 상측 모서리 부분을 덮고 있지 않으므로, 자기정렬콘택 식각시 이 모서리 부분이 취약하게 되어 스페이서(18)가 식각되는 문제가 있고, 이로 인해 텅스텐비트라인(16)의 상측 모서리 부분이 드러나게 되어 후속 스토리지노드콘택플러그(20)와 텅스텐비트라인(16)이 숏트된다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 열부 담을 감소시키면서 스토리지노드콘택 식각을 위한 자기정렬콘택 식각 공정의 마진을 확보할 수 있는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 적어도 플러그가 형성되고 그 표면이 평탄한 반도체 기판 상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막의 표면 상에 복수의 비트라인을 형성하는 단계; 상기 비트라인을 포함한 상기 제1 층간절연막 상에 상기 비트라인의 상단부를 덮는 제1 두께가 상기 비트라인의 측면부를 덮는 제2 두께보다 두껍고, 상기 제1 두께가 상기 제1 층간절연막 표면을 덮는 제3 두께보다 두꺼운 실리콘질화막을 형성하는 단계; 상기 실리콘질화막을 에치백하여 상기 제1 층간절연막의 표면을 노출시키면서 상기 비트라인의 측면부와 상단부를 감싸는 덮개를 형성하는 단계; 상기 덮개를 포함한 전면에 제2 층간절연막을 형성하는 단계; 상기 덮개를 이용한 자기정렬콘택 식각 공정을 통해 상기 비트라인 사이의 플러그를 노출시키는 단계; 및 상기 노출된 플러그에 수직연결되는 스토리지노드콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도 시한 공정 단면도이다.

도 3a에 도시된 바와 같이, 반도체 기판(31) 상의 제1 층간절연막(32)에 의해 이웃한 플러그와 절연/분리되는 플러그(33)를 형성한 후, 제1 층간절연막(32) 상에 제2 층간절연막(34)을 형성한다.

다음으로, 제2 층간절연막(34) 상에 배리어메탈(35), 텅스텐비트라인(36) 및하드마스크(37)의 순서로 적층된 복수개의 비트라인 구조를 형성한다.

다음에, 비트라인 구조를 포함한 전면에 플라즈마 화학기상증착법(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 실리콘질화막(이하 'PE-실리콘질화막'이라고 약칭함, 38)을 증착한다. 이때, PE-실리콘질화막(38)은 SiH₄/NH₃를 소스가스로 하고, 500℃∼550℃ 온도에서 1000Å∼1200Å의 두께로 증착한다.

여기서, PE-실리콘질화막(38)은 LP-실리콘질화막과는 다르게 단차피복성이 매우 열악하다. 즉, 비트라인의 측면부에 증착되는 측면 두께(d₁)에 비해 비트라인의 상면부에 증착되는 상단부 두께(d₂)가 더 두껍다(d₂>d₁). 아울러, 비트라인 구조 사이의 제2 층간절연막(34) 표면상에 증착되는 하단부 두께(d₃)는 비트라인의 상면부에 증착되는 상단부 두께(d₂) 보다는 얇고 측면 두께(d₁)보다는 두껍다. 예를 들면, PE-실리콘질화막의 단차피복성은, 측면부:상단부는 0.5:1이고, 하단부:상단부는 0.7:1이다. 결국, 상단부의 증착 두께가 가장 두껍고 측면부가 가장 얇으며 하단부는 상단부와 측면부의 중간 정도의 두께로 증착된다. 특히, 측면부:상단부의 0.5:1의 단차피복성에서 알 수 있듯이, 측면부에 증착할 수 있는 두께의 2배의 두께를 상단부에 증착한다.

이와 같은 열악한 단차피복성은 플라즈마를 발생시키는 파워 및 가스 등을 변화시킴으로서 변화시킬 수 있고, 또한 PE-실리콘질화막(38)은 LP-실리콘질화막에 비해 200℃정도 낮은 온도에서 증착할 수 있으므로 열부담을 감소시킬 수 있다. 한편, LP-실리콘질화막의 증착온도는 760℃이다.

도 3b에 도시된 바와 같이, PE-실리콘질화막(38)을 에치백하여 이웃한 비트라인 구조 사이를 노출시킨다. 이때, 에치백 공정을 통해 비트라인 구조의 양측벽 및 상단부를 모두 감싸는 형태의 덮개(38a)가 된다. 이때, 에치백은, CF₄/CHF₃/O₂ 를 식각가스로 이용한 플라즈마 식각을 이용한다.

이와 같이 덮개(38a)가 비트라인 구조의 양측벽 및 상단부를 보호하는 형태로 형성되는 이유는, PE-실리콘질화막(38)이 하단부에 증착된 두께가 상단부에 증착된 두께보다 얇기 때문에 비트라인 사이를 노출시키는 에치백공정시 하단부와 상단부의 식각률이 동일하다고 하면, 에치백 공정이 완료된 후 상단부에는 어느 정도의 두께(d₄)로 잔류하기 때문이다. 이때, 잔류하는 상단부 두께 d₄는 최초 증착시 상단부 두께(d₂)와 하단부 두께(d₃)의 차이라고 할 수 있다.

한편, 에치백 공정의 특성상 측면부는 상단부 및 하단부에 비해 식각률이 낮기 때문에 그 두께가 상단부 및 하단부에 비해 얇더라도 에치백공정이 완료된 후 잔류한다.

도 3c에 도시된 바와 같이, 보이드(Void)가 발생되지 않는 조건(void free)으로 제3 층간절연막(39)을 갭필(gapfill)한 후, 자기정렬콘택(Self Aligned Contact) 식각-덮개를 이용한 콘택 형성-공정을 이용한 스토리지노드콘택 식각 공정을 통해 플러그(33) 표면을 노출시킨다.

도 4는 비트라인과 스토리지노드콘택플러그간 숏트가 방지됨을 나타낸 도면이다.

도 4에 도시된 것처럼, 자기정렬콘택 식각 공정시 비트라인의 상측 모서리 부분을 덮개(38a)의 일부분이 덮고 있으므로, 텅스텐비트라인(36)이 노출되는 것을 방지할 수 있다.

다음에, 노출된 플러그(33)를 포함한 제3 층간절연막(39) 상에 폴리실리콘막을 증착한 후, 에치백하여 플러그(33)에 수직연결되는 스토리지노드콘택 플러그(40)를 형성한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 바와 같은 본 발명은 저온 공정을 적용함에 따라 열부담을 감소시킬 수 있는 효과가 있다.

또한, 단차피복성이 열악한 PE-실리콘질화막을 이용하여 비트라인의 양측벽 및 상단부를 보호하므로 스토리지노드콘택 식각을 위한 자기정렬콘택 식각 공정의 마진을 개선할 수 있는 효과가 있다.

Claims (5)

1. 적어도 플러그가 형성되고 그 표면이 평탄한 반도체 기판 상에 제1 층간절연막을 형성하는 단계;

   상기 제1 층간절연막의 표면 상에 복수의 비트라인을 형성하는 단계;

   상기 비트라인을 포함한 상기 제1 층간절연막 상에 상기 비트라인의 상단부를 덮는 제1 두께가 상기 비트라인의 측면부를 덮는 제2 두께보다 두껍고, 상기 제1 두께가 상기 제1 층간절연막 표면을 덮는 제3 두께보다 두꺼운 실리콘질화막을 형성하는 단계;

   상기 실리콘질화막을 에치백하여 상기 제1 층간절연막의 표면을 노출시키면서 상기 비트라인의 측면부와 상단부를 감싸는 덮개를 형성하는 단계;

   상기 덮개를 포함한 전면에 제2 층간절연막을 형성하는 단계;

   상기 덮개를 이용한 자기정렬콘택 식각 공정을 통해 상기 비트라인 사이의 플러그를 노출시키는 단계; 및

   상기 노출된 플러그에 수직연결되는 스토리지노드콘택플러그를 형성하는 단계

   를 포함하는 반도체 소자의 제조 방법.
2. 제1항에 있어서,

   상기 실리콘질화막을 형성하는 단계는,

   플라즈마 화학기상증착법을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
3. 제2항에 있어서,

   상기 제1 두께는 상기 제2 두께보다 적어도 두배 두꺼운 것을 특징으로 하는 반도체 소자의 제조 방법.
4. 제2항에 있어서,

   상기 제1 두께와 상기 제2 두께의 비는 0.5:1이고, 상기 제3 두께와 상기 제1 두께의 비는 0.7:1인 것을 특징으로 하는 반도체 소자의 제조 방법.
5. 제2항에 있어서,

   상기 실리콘질화막을 형성하는 단계는,

   500℃∼550℃ 온도에서 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.

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