KR100558036B1 - 반도체메모리장치의 제조 방법 - Google Patents

반도체메모리장치의 제조 방법 Download PDF

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Abstract

본 발명은 식각정지절연막 식각과정의 스토리지노드콘택스페이서 어택에 의한 틈으로 인해 초래되는 캐패시터의 누설전류소스를 제거할 수 있는 반도체메모리장치의 제조 방법을 제공하기 위한 것으로, 본 발명은 반도체 기판 상에 스토리지노드콘택홀을 갖는 층간절연막을 형성하는 단계, 상기 스토리지노드콘택홀의 측벽에 스토리지노드콘택스페이서를 형성하는 단계, 상기 스토리지노드콘택홀 내부에 상기 스토리지노드콘택스페이서에 의해 에워싸이는 스토리지노드콘택플러그를 형성하는 단계, 상기 스토리지노드콘택스페이서의 탑지역이 노출되도록 상기 층간절연막 표면을 일정 깊이로 리세스시키는 단계, 상기 리세스된 층간절연막을 포함한 전면에 식각정지절연막과 스토리지노드용 절연막을 적층하는 단계, 상기 스토리지노드용 절연막과 식각정지절연막을 순차적으로 건식식각하여 적어도 상기 스토리지노드콘택플러그와 스토리지노드콘택스페이서를 개방시키는 트렌치홀을 형성하는 단계를 포함하고, 이와 본 발명은 스토리지노드콘택스페이서 어택 취약지역에서 질화막을 두껍게 형성하여 누설전류소스를 제거할 수 있는 효과가 있다.
캐패시터, 스토리지노드콘택스페이서, 어택, 틈, 리세스, 식각정지절연막

Description

반도체메모리장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR MEMORY DEVICE}
도 1a 및 도 1b는 종래기술에 따른 반도체메모리장치의 제조 방법을 간략히 도시한 공정 단면도,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체메모리장치의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 층간절연막
33 : 스토리지노드콘택스페이서 34 : 스토리지노드콘택플러그
35 : 식각정지절연막 36 : 스토리지노드용 절연막
37 : 트렌치홀 38 : 배리어메탈
39 : TiN 하부전극 40 : 유전막
41 : TiN 상부전극
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체메모리장치의 제조 방법에 관한 것이다.
반도체메모리장치의 최소 선폭이 감소하고 집적도가 증가하면서 캐패시터가 형성되는 면적도 점차 좁아져 가고 있다. 이렇듯 캐패시터가 형성되는 면적이 좁아지더라도 셀내 캐패시터는 셀당 최소한 요구하는 높은 캐패시턴스를 확보하여야 한다. 이와 같이 좁은 면적 상에 높은 캐패시턴스를 가지는 캐패시터를 형성하기 위해, 실리콘산화막(ε=3.8), 질화막(ε=7)을 대체하여 Ta2O5, Al2O3 또는 HfO2와 같은 높은 유전율을 가지는 물질을 유전체막으로 이용하는 방법, 하부전극의 면적을 효과적으로 증대시키기 위해 하부전극을 실린더(cylinder)형, 콘케이브(concave)형 등으로 입체화하거나 하부전극 표면에 MPS(Meta stable-Poly Silicon)를 성장시켜 하부전극의 유효 표면적을 1.7∼2배 정도 증가시키는 방법, 하부전극과 상부전극을 모두 금속막으로 형성하는 방법(Metal Insulator Metal; MIM) 등이 제안되었다.
현재 128M 이상의 집적도를 갖는 DRAM에서 통상적인 MIM 콘케이브 TiN 하부전극을 갖는 캐패시터를 갖는 반도체메모리장치의 제조 방법은 다음과 같다.
도 1a 및 도 1b는 종래기술에 따른 반도체메모리장치의 제조 방법을 간략히 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상부에 층간절연막(12)을 형성 한 후, 층간절연막(12)을 식각하여 반도체 기판(11)의 표면을 개방시키는 스토리지노드콘택홀(도시 생략)을 형성한다.
이어서, 스토리지노드콘택홀의 측벽에 접하는 스토리지노드콘택스페이서(13)를 형성한 후, 스토리지노드콘택스페이서(13)가 형성된 스토리지노드콘택홀 내부에 스토리지노드콘택플러그(14)를 매립시킨다. 여기서, 스토리지노드콘택스페이서(13)는 실리콘질화막으로 형성하고, 스토리지노드콘택플러그(14)는 폴리실리콘으로 형성한다.
다음으로, 스토리지노드콘택플러그(14)를 포함한 층간절연막(12) 상에 식각정지절연막(15)을 형성한 후, 식각정지절연막(15) 상에 스토리지노드용 절연막(16)을 형성한다. 여기서, 식각정지절연막(15)은 실리콘질화막으로 형성하고, 스토리지노드용 절연막(16)은 실리콘산화막계 산화막으로 형성한다.
다음으로, 스토리지노드용 절연막(16)과 식각정지절연막(15)을 차례로 건식식각하여 스토리지노드콘택플러그(14) 상부를 개방시키는 트렌치홀(Trench hole, 17)을 형성한다.
도 1b에 도시된 바와 같이, TiN 하부전극을 형성하기에 앞서, TiN 하부전극을 형성하기 위해서는 배리어메탈(Barrier metal) 형성이 필수적인데, 이를 위하여 트렌치홀(17)을 포함한 전면에 PVD 또는 CVD 방법으로 티타늄(Ti)을 증착한 후 어닐(Anneal)을 통하여 배리어메탈인 TiSix(18)를 형성하고 미반응 티타늄은 습식식각으로 제거한다.
위와 같이, 배리어메탈인 TiSix(18)를 형성해주므로써 스토리지노드콘택플러그(14)와 후속 TiN 하부전극이 접촉할 면의 저항을 낮춘다.
배리어메탈인 TiSix(18)를 형성한 후에, 트렌치홀(17)을 포함한 전면에 TiN을 증착하고 스토리지노드용 절연막(16) 상부의 TiN을 선택적으로 제거하여 트렌치홀(17) 내부에서 스토리지노드콘택플러그(14)와 연결되는 TiN 하부전극(19)을 형성한다.
다음으로, TiN 하부전극(19) 상에 유전막(20)과 TiN 상부전극(21)을 순차적으로 형성하여 캐패시터를 완성한다.
그러나, 종래기술은 트렌치홀(17) 형성시 실리콘질화막으로 형성한 식각정지절연막(15)을 식각하는 과정에서 스토리지노드콘택플러그(14)와 TiN 하부전극(19)간 오버레이(Overlay)에 의해 식각정지절연막(15)과 동일하게 실리콘질화막으로 형성한 스토리지노드콘택스페이서(13)가 과도식각(Over etch)되는 스토리지노드콘택스페이서 어택이 발생한다. 이러한 스토리지노드콘택스페이서 어택에 의해 스토리지노드콘택플러그(14) 주변에서 스토리지노드콘택스페이서(13)만 추가로 좁은 공간을 가지고 과도하게 식각되어(1000Å∼1500Å) 틈(Crevasse, 도 1a의 '22')이 발생한다.
위와 같은 틈(22)이 발생된 상태에서 스텝커버리지(Step coverage)가 50% 정도인 TiN 증착 및 식각을 통해 TiN 하부전극(19)이 형성되고, 유전막(20) 및 TiN 상부전극(21)이 형성되는데, 이때 TiN 상부전극(21)으로 사용된 TiN을 증착할 시점 의 공간이 막히거나(23), 매우 좁아 TiN 상부전극(21)이 제대로 따라 들어가지 못하여 유전막(20)과 TiN 상부전극(21)에 첨점(24)이 발생된다.
또한, TiN 상부전극(21)으로 사용된 TiN을 증착할 시점의 공간이 막히거나, 매우 좁아 TiN 상부전극(21)이 제대로 따라 들어가지 못하여 캐패시터의 구조적 결함을 형성하여 캐패시터의 누설전류소스(Leakage current source)로 작용함에 따라 캐패시터 누설전류 특성이 열화되는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 식각정지절연막 식각과정의 스토리지노드콘택스페이서 어택에 의한 틈으로 인해 초래되는 캐패시터의 누설전류소스를 제거할 수 있는 반도체메모리장치의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제조 방법은 반도체 기판 상에 스토리지노드콘택홀을 갖는 층간절연막을 형성하는 단계, 상기 스토리지노드콘택홀의 측벽에 스토리지노드콘택스페이서를 형성하는 단계, 상기 스토리지노드콘택홀 내부에 상기 스토리지노드콘택스페이서에 의해 에워싸이는 스토리지노드콘택플러그를 형성하는 단계, 상기 스토리지노드콘택스페이서의 탑지역이 노출되도록 상기 층간절연막 표면을 일정 깊이로 리세스시키는 단계, 상기 리세스된 층간절연막을 포함한 전면에 식각정지절연막과 스토리지노드용 절연막을 적층하는 단계, 상기 스토리지노드용 절연막과 식각정지절연막을 순차적으로 건식식각하여 적어도 상기 스토리지노드콘택플러그와 스토리지노드콘택스페이서를 개방시키는 트렌치홀을 형성하는 단계, 상기 트렌치홀의 내부에 하부전극을 형성하는 단계, 및 상기 하부전극 상에 유전막과 상부전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 층간절연막은 산화막으로 형성하며, 상기 층간절연막을 일정 깊이로 리세스시키는 단계는 상기 스토리지노드콘택플러그와 스토리지노드콘택스페이서는 식각하지 않고 상기 층간절연막만 선택적으로 식각하는 건식식각 또는 습식식각으로 진행하는 것을 특징으로 한다.
또한, 본 발명의 반도체 메모리 장치의 제조 방법은 반도체 기판 상에 스토리지노드콘택홀을 갖는 산화막계 층간절연막을 형성하는 단계, 상기 스토리지노드콘택홀의 측벽에 질화막계 스토리지노드콘택스페이서를 형성하는 단계, 상기 스토리지노드콘택홀 내부에 상기 스토리지노드콘택스페이서에 의해 에워싸이는 폴리실리콘계 스토리지노드콘택플러그를 형성하는 단계, 상기 스토리지노드콘택스페이서의 탑지역이 노출되도록 상기 층간절연막 표면을 일정 깊이로 리세스시키는 단계, 상기 리세스된 층간절연막을 포함한 전면에 질화막계 식각정지절연막과 산화막계 스토리지노드용 절연막을 적층하는 단계, 상기 스토리지노드용 절연막과 식각정지절연막을 순차적으로 건식식각하여 적어도 상기 스토리지노드콘택플러그와 스토리지노드콘택스페이서를 개방시키는 트렌치홀을 형성하는 단계, 상기 트렌치홀의 내부에 하부전극을 형성하는 단계, 및 상기 하부전극 상에 유전막과 상부전극을 차례 로 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 층간절연막을 일정 깊이로 리세스시키는 단계는 상기 스토리지노드콘택플러그와 스토리지노드콘택스페이서는 식각하지 않고 상기 층간절연막만 선택적으로 식각하는 건식식각 또는 습식식각으로 진행하는 것을 특징으로 하고, 상기 건식식각은 상기 스토리지노드콘택플러그와 상기 스토리지노드콘택스페이서에 비해 상기 층간절연막의 식각률이 2배∼4배 정도로 빠르게 유지되도록 플루오린계 가스를 이용하는 것을 특징으로 하며, 상기 습식식각은 불산용액 또는 BOE 용액을 이용하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체메모리장치의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(31) 상부에 층간절연막(32)을 형성한다. 이때, 도시되지 않았지만, 층간절연막(32) 형성전에는 잘 알려진 바와 같이, 트랜지스터 및 비트라인과 같은 여러 소자들이 형성될 것이며, 이에 따라 층간절연막(32)은 다층 구조의 층간절연막일 수 있다.
다음으로, 층간절연막(32) 상에 감광막을 이용한 콘택마스크(도시 생략)를 형성한 후, 콘택마스크를 식각배리어로 층간절연막(32)을 식각하여 반도체 기판(31)의 표면을 개방시키는 스토리지노드콘택홀(33)을 형성한다. 이때, 스토리지노 드콘택홀(33)이 개방되는 반도체 기판(31)은 소스/드레인접합일 수 있다.
이어서, 스토리지노드콘택홀(33)의 측벽에 접하는 스토리지노드콘택스페이서(34)를 형성한다. 이때, 스토리지노드콘택스페이서(34)는 스토리지노드콘택홀(33)을 포함한 전면에 실리콘질화막(Silicon nitride, Si3N4)을 증착한 후, 반도체 기판(31)의 표면이 드러나도록 에치백하여 측벽(side wall) 형태로 형성한 것이다.
다음으로, 스토리지노드콘택스페이서(34)가 형성된 스토리지노드콘택홀(33) 내부에 스토리지노드콘택플러그(35)를 매립시킨다.
이때, 스토리지노드콘택플러그(35)는 스토리지노드콘택스페이서(34)가 형성된 스토리지노드콘택홀(33)을 채울때까지 전면에 폴리실리콘막을 증착한 후, TCMP(Touch Chemical Mechanical Polishing) 공정을 통해 폴리실리콘막을 일부 연마해주고, 연속해서 전면 건식식각을 진행하여 형성한다.
도 2b에 도시된 바와 같이, 스토리지노드콘택플러그(35)와 스토리지노드콘택스페이서(34) 주변의 층간절연막(32)을 일정 깊이로 리세스시키는 리세스 공정을 진행한다.
이때, 리세스 공정은 스토리지노드콘택플러그(35)와 스토리지노드콘택스페이서(34)에 비해 층간절연막(32)을 빠르게 식각할 수 있는 건식식각(Dry etch) 방법 또는 습식식각(Wet etch) 방법을 이용한다.
먼저, 층간절연막(32)을 리세스시키기 위한 건식식각 방법은 RF 플라즈마 챔버에서 진행하며, 식각률 조정을 위한 플루오린계(Fluorine base) 가스를 베이스로 진행한다. 즉, 플루오린계 가스를 이용하여 층간절연막(32)을 건식식각하면, 층간절연막(32)으로 사용된 산화막의 식각률을 스토리지노드콘택플러그(35)로 사용된 폴리실리콘막과 스토리지노드콘택스페이서(34)로 사용된 질화막보다 2배∼4배 이상 빠르게 유지하도록 하여, 층간절연막(32)만을 선택적으로 리세스시킬 수 있다. 바람직하게, 플루오린계 가스는 C2F6 또는 CF4를 사용한다.
그리고, 층간절연막(32) 리세스의 다른 방법인 습식식각 방법은 불산용액(HF) 또는 BOE 용액을 이용하여 진행하는데, 불산용액(HF) 또는 BOE 용액은 폴리실리콘막에 비해 산화막을 빠르게 식각하는 것으로 알려져 있다. 따라서, 불산용액 또는 BOE 용액을 이용하여 층간절연막(32)을 리세스시킬 때, 폴리실리콘막으로 형성한 스토리지노드콘택플러그(35)와 질화막으로 형성한 스토리지노드콘택스페이서(34)는 식각되지 않고 층간절연막(32)만 선택적으로 습식식각하여 리세스시킬 수 있다.
위와 같이, 건식식각방법 또는 습식식각방법을 이용하여 층간절연막(32)을 리세스시킬 때 리세스 깊이(d)는 500Å∼1000Å이다.
상술한 바와 같이, 층간절연막(32)을 리세스시킨 후의 결과를 살펴보면, 스토리지노드콘택스페이서(34)의 탑(top) 지역과 리세스된 층간절연막(32)의 표면 사이에 리세스깊이(d)만큼 단차가 발생하고, 층간절연막(32)의 상부 표면이 스토리지노드콘택스페이서(34)에 비해 낮은 위치에 위치하므로, 리세스된 층간절연막(32)에 인접하는 스토리지노드콘택스페이서(34)의 탑지역 모서리가 노출된다.
도 2c에 도시된 바와 같이, 리세스된 층간절연막(32)을 포함한 전면에 식각정지절연막(36)을 형성한다. 이때, 식각정지절연막(36)은 실리콘질화막(Si3N4)으로 형성하는데, 스토리지노드콘택스페이서(34)의 탑지역에서는 슬로프(Slope) 프로파일을 가지며, 스토리지노드콘택스페이서(34)의 탑지역에서 리세스된 층간절연막(32) 방향으로 갈수록 점진적으로 그 두께가 얇아진다.
위와 같이, 식각정지절연막(36)을 형성한 후의 결과를 자세히 살펴보면, 식각정지절연막(36)이 형성될 하부구조물이 평탄한 구조를 갖지 않고 리세스 공정에 의해 높이가 서로 다른 구조를 가지므로, 식각정지절연막(36)과 스토리지노드콘택스페이서(34)로 사용된 실리콘질화막의 두께가 하부구조물별로 서로 다르다.
이하, 실리콘질화막의 하부구조물에 따른 두께 차이를 살펴보기 위해 리세스된 층간절연막(32) 상부에서의 실리콘질화막의 두께를 'w1'이라 가정하고, 스토리지노드콘택플러그(35) 표면 상부에서의 실리콘질화막의 두께를 'w2'라고 가정하며, 스토리지노드콘택스페이서(34)의 탑지역에서의 실리콘질화막의 두께(리세스된 층간절연막 표면으로부터 스토리지노드콘택스페이서를 포함한 식각정지절연막까지의 실리콘질화막두께)를 'w3'라고 가정한다.
상기한 실리콘질화막의 하부구조물별 두께에서 w1, w2는 동일하고, w3는 w1과 w2에 비해 더 두껍다. 이처럼 w3가 더 두꺼운 이유는 층간절연막(32)의 리세스에 의해 스토리지노드콘택스페이서(34)의 탑지역이 노출되기 때문이며, 노출된 스토리지노드콘택스페이서(34)의 탑지역 두께만큼 실리콘질화막의 두께가 증가한 것 이다.
위에서 살펴본 바와 같이, 후속 식각정지절연막(36)의 건식식각 공정시 스토리지노드콘택스페이서 어택에 가장 취약한 지역인 스토리지노드콘택스페이서(34) 탑지역에서 실리콘질화막의 두께를 가장 두껍게 형성하여, 후속 건식식각시 식각량을 최소화시킬 수 있다.
도 2d에 도시된 바와 같이, 식각정지절연막(36) 상에 스토리지노드용 절연막(36)을 형성한다. 이때, 스토리지노드용 절연막(36)은 BPSG, USG, HDP 또는 TEOS 중에서 선택된다.
다음으로, 스토리지노드용 절연막(37)과 식각정지절연막(36)을 차례로 건식식각하여 적어도 스토리지노드콘택플러그(35) 상부를 개방시키는 트렌치홀(Trench hole, 38)을 형성한다.
위와 같은 트렌치홀(38) 형성을 위한 건식식각 공정 특히, 식각정지절연막(36)을 식각하는 도중에 스토리지노드콘택플러그(35) 표면을 완전히 개방시키도록 과도식각이 수반되는데, 이때, 스토리지노드콘택스페이서 어택에 의해 스토리지노드콘택스페이서(34)의 식각손실이 발생할 수 있다.
하지만, 본 발명은 스토리지노드콘택스페이서 어택에 가장 취약지역인 스토리지노드콘택스페이서(34)의 탑지역에서 미리 실리콘질화막의 두께를 매우 두껍게 형성하고 있으므로 스토리지노드콘택스페이서 어택 정도를 최소화시킨다.
트렌치홀(38) 개방시 식각되는 실리콘질화막의 식각량을 예로 들어 설명하면, 스토리지노드콘택플러그(35) 표면 상부와 층간절연막(32) 표면 상부에서 식각 되는 실리콘질화막의 식각량은 식각정지절연막(36)의 두께(도 2c의 w1, w2)에 한정되지만, 스토리지노드콘택플러그(35) 주변에서는 식각정지절연막(36)의 두께와 스토리지노드콘택스페이서(34)의 노출된 탑지역에 걸쳐서 매우 두껍다.
따라서, 스토리지노드콘택스페이서 어택에 취약한 부분에서 리세스 깊이만큼 질화막의 두께가 증가하여 매우 두껍기 때문에 식각정지절연막(36) 식각시 스토리지노드콘택플러그(35) 표면이 드러날때까지 식각공정을 진행하더라도 틈이 발생될 정도로 스토리지노드콘택스페이서(35)가 과도하게 식각되지 않는다.
본 발명과 같이 층간절연막(32) 표면을 일정 깊이로 리세스시켜 스토리지노드콘택스페이서 어택에 취약한 부분의 질화막 두께를 매우 두껍게 형성해주므로써트렌치홀(38) 개방을 위한 식각정지절연막(36)의 건식식각시 스토리지노드콘택스페이서(34)로 사용된 질화막의 과도식각으로 인해 초래되는 틈을 방지하여 평평한(Flat) 구조를 얻을 수 있다.
도 2e에 도시된 바와 같이, TiN 하부전극을 형성하기에 앞서, 배리어메탈(39)을 형성한다.
예컨대, 트렌치홀(38)을 포함한 전면에 PVD 또는 CVD 방법으로 티타늄(Ti)을 증착한 후 어닐(Anneal)을 진행하여 티타늄실리사이드(TiSix)를 형성하고, 미반응 티타늄은 습식식각으로 제거한다. 여기서, 배리어메탈(39)인 티타늄실리사이드는 스토리지노드콘택플러그(35)로 사용된 폴리실리콘의 실리콘(Si)과 티타늄(Ti)이 반응하여 형성된 것으로, 스토리지노드콘택플러그(35) 주변의 층간절연막(32)이나 스 토리지노드콘택스페이서(34)에서는 티타늄실리사이드가 형성되지 않는다.
위와 같이, 배리어메탈(39)인 티타늄실리사이드를 형성해주면 스토리지노드콘택플러그(35)와 후속 TiN 하부전극이 접촉할 면의 저항을 낮춘다.
다음으로, 하부전극 분리(Storage node isolation) 공정을 진행하여 트렌치홀(38)의 내부에 스토리지노드콘택플러그(35)와 연결되는 TiN 하부전극(40)을 형성한다.
상기 TiN 하부전극(40)을 형성하기 위한 하부전극 분리 공정은, 트렌치홀(38)을 포함한 스토리지노드용 절연막(37) 상에 CVD, PVD 또는 ALD 방법을 이용하여 TiN을 증착하고, 트렌치홀(38)을 제외한 스토리지노드용 절연막(37)의 표면 상부에 형성된 TiN을 화학적기계적연마(CMP) 또는 에치백으로 제거하여 TiN 하부전극(40)을 형성하는 것이다. 여기서, 화학적기계적연마 또는 에치백 공정시에 연마재나 식각된 입자 등의 파티클이 TiN 하부전극(40)의 내부에 부착되는 등의 우려가 있으므로, 스텝커버리지 특성이 좋은 감광막으로 트렌치홀(38)의 내부를 모두 채운 후에, 스토리지노드용 절연막(37)의 표면이 노출될 때까지 TiN을 화학적기계적연마 또는 에치백을 수행하고, 감광막을 애싱(ashing)하여 제거하는 것이 좋다.
다음으로, TiN 하부전극(40) 상에 유전막(41)과 TiN 상부전극(42)을 순차적으로 형성하여 캐패시터를 완성한다.
이때, 유전막(41)은 ONO, HfO2, Al2O3 또는 Ta2O5 중에서 선택되며, 트렌치홀(38)의 바닥부분이 평탄해진 상태이므로 스텝커버리지에 민감하지 않는 증착공정을 이용해도 된다. 아울러, TiN 상부전극(42)또한 스텝커버리지에 민감하지 않는 증착공정을 이용해도 되는데, CVD, PVD 또는 ALD 방법을 이용한다.
위와 같은 유전막(41)과 TiN 상부전극(42) 형성시에 스토리지노드콘택플러그(35) 주변에 틈이 발생되지 않은 상태이므로 TiN 상부전극(42)으로 사용된 TiN을 증착할 시점의 공간이 막히지도 않고, 유전막(41)과 TiN 상부전극(42)에 첨점이 발생되지도 않는다.
상술한 실시예에서는 하부전극이 TiN인 경우에 대해 설명하였으나, 본 발명은 스토리지노드콘택스페이서로 질화막계 물질을 사용하는 모든 캐패시터의 제조 공정에 적용할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 층간절연막의 리세스 공정과 스토리지노드콘택스페이서 어택 취약지역에서 질화막을 두껍게 형성하여 식각정지절연막 식각중에 발생되는 스토리지노드콘택플러그 주변의 스토리지노드콘택스페이서 어택을 최소화시키므로써 누설전류소스를 제거하여 캐패시터의 수율을 향상시킬 수 있는 효과가 있다.
이와 같이, 누설전류소스를 제거함에 따라 미세 패턴화에 따른 디자인룰을 확보하면서 공정마진을 극대화시킬 수 있는 효과가 있다.

Claims (14)

  1. 반도체 기판 상에 스토리지노드콘택홀을 갖는 층간절연막을 형성하는 단계;
    상기 스토리지노드콘택홀의 측벽에 스토리지노드콘택스페이서를 형성하는 단계;
    상기 스토리지노드콘택홀 내부에 상기 스토리지노드콘택스페이서에 의해 에워싸이는 스토리지노드콘택플러그를 형성하는 단계;
    상기 스토리지노드콘택스페이서의 탑지역이 노출되도록 상기 층간절연막 표면을 일정 깊이로 리세스시키는 단계;
    상기 리세스된 층간절연막을 포함한 전면에 식각정지절연막과 스토리지노드용 절연막을 적층하는 단계;
    상기 스토리지노드용 절연막과 식각정지절연막을 순차적으로 건식식각하여 적어도 상기 스토리지노드콘택플러그와 스토리지노드콘택스페이서를 개방시키는 트렌치홀을 형성하는 단계;
    상기 트렌치홀의 내부에 하부전극을 형성하는 단계; 및
    상기 하부전극 상에 유전막과 상부전극을 차례로 형성하는 단계
    를 포함하는 반도체 메모리 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 층간절연막은 산화막으로 형성하며, 상기 층간절연막을 일정 깊이로 리세스시키는 단계는 상기 스토리지노드콘택플러그와 스토리지노드콘택스페이서는 식각하지 않고 상기 층간절연막만 선택적으로 식각하는 건식식각 또는 습식식각으로 진행하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 건식식각은,
    RF 플라즈마 챔버에서 진행하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  4. 제2항에 있어서,
    상기 건식식각은,
    상기 스토리지노드콘택플러그와 상기 스토리지노드콘택스페이서에 비해 상기 층간절연막의 식각률이 2배∼4배 정도로 빠르게 유지되도록 플루오린계 가스를 이용하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 플루오린계 가스는,
    C2F6 또는 CF4를 사용하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  6. 제2항에 있어서,
    상기 습식식각은,
    불산용액 또는 BOE 용액을 이용하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 층간절연막의 리세스되는 리세스 깊이는,
    500Å∼1000Å 범위인 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  8. 반도체 기판 상에 스토리지노드콘택홀을 갖는 산화막계 층간절연막을 형성하는 단계;
    상기 스토리지노드콘택홀의 측벽에 질화막계 스토리지노드콘택스페이서를 형 성하는 단계;
    상기 스토리지노드콘택홀 내부에 상기 스토리지노드콘택스페이서에 의해 에워싸이는 폴리실리콘계 스토리지노드콘택플러그를 형성하는 단계;
    상기 스토리지노드콘택스페이서의 탑지역이 노출되도록 상기 층간절연막 표면을 일정 깊이로 리세스시키는 단계;
    상기 리세스된 층간절연막을 포함한 전면에 질화막계 식각정지절연막과 산화막계 스토리지노드용 절연막을 적층하는 단계;
    상기 스토리지노드용 절연막과 식각정지절연막을 순차적으로 건식식각하여 적어도 상기 스토리지노드콘택플러그와 스토리지노드콘택스페이서를 개방시키는 트렌치홀을 형성하는 단계;
    상기 트렌치홀의 내부에 하부전극을 형성하는 단계; 및
    상기 하부전극 상에 유전막과 상부전극을 차례로 형성하는 단계
    를 포함하는 반도체 메모리 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 층간절연막을 일정 깊이로 리세스시키는 단계는,
    상기 스토리지노드콘택플러그와 스토리지노드콘택스페이서는 식각하지 않고 상기 층간절연막만 선택적으로 식각하는 건식식각 또는 습식식각으로 진행하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 건식식각은,
    RF 플라즈마 챔버에서 진행하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 건식식각은,
    상기 스토리지노드콘택플러그와 상기 스토리지노드콘택스페이서에 비해 상기 층간절연막의 식각률이 2배∼4배 정도로 빠르게 유지되도록 플루오린계 가스를 이용하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 플루오린계 가스는,
    C2F6 또는 CF4를 사용하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  13. 제9항에 있어서,
    상기 습식식각은,
    불산용액 또는 BOE 용액을 이용하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  14. 제9항 또는 제10항에 있어서,
    상기 층간절연막의 리세스되는 리세스 깊이는,
    500Å∼1000Å 범위인 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
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