KR100338780B1 - 층간절연막의 손상을 방지할 수 있는 반도체 메모리 소자및 그 제조방법 - Google Patents

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Abstract

본 발명의 반도체 메모리 소자는 반도체 기판을 노출하는 콘택홀이 그 내부 모두에 형성된 층간 절연막 패턴과 접착층 패턴을 구비한다. 상기 접착층 패턴은 커패시터의 하부 전극과 층간 절연막 패턴이 잘 접착되도록 하며, 커패시터 형성시 층간 절연막 패턴의 손상을 방지하는 역할을 한다. 접착층 패턴은 탄탈륨 산화막(Ta2O5)으로 구성하는 것이 바람직하다. 상기 콘택홀 내에는 플러그가 채워지도록 형성되어 있거나, 콘택홀에 채워지면서 접착층 패턴의 표면보다 높게 돌출되게 형성되어 있다. 접착층 패턴 상에는 누설 전류 방지막 패턴이 형성되어 있다. 누설 전류 방지막 패턴은 커패시터의 하부 전극이 미스얼라인 되더라도 커패시터의 유전막과 플러그가 직접 접촉하는 것을 방지하여 누설 전류를 방지하는 역할을 한다. 누설 전류 방지막 패턴은 탄탈륨 산화막, 실리콘 질화막 또는 이들의 조합막으로 구성하는 것이 바람직하다. 플러그 상에서는 플러그와 전기적으로 연결된 커패시터의 하부 전극이 형성되어 있다. 커패시터의 하부 전극은 백금족 귀금속막으로 구성하는 것이 바람직하다.

Description

층간절연막의 손상을 방지할 수 있는 반도체 메모리 소자 및 그 제조방법{Semiconductor memory device for reducing the damage of interlevel dielectric layer, and fabrication method thereof}
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 백금족 금속막을 커패시터의 하부 전극으로 채용한 반도체 메모리 소자 및 그제조방법에 관한 것이다.
일반적으로, 반도체 메모리 소자의 커패시터의 정전용량을 향상시키기 위해 3차원 구조로 하부 전극을 형성하는 것이 매우 유리하다. 그런데, 반도체 메모리 소자의 디자인 룰이 0.2㎛ 이하로 감소함에 따라 3차원 구조로 이루어진 커패시터의 하부 전극을 형성할 때 많은 문제점이 있다.
도 1 내지 도 4는 종래 기술에 의한 커패시터를 포함하는 반도체 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(11), 예컨대 실리콘 기판 상에 층간 절연막(13)을 형성한 후, 상기 층간 절연막(13) 내에 티타늄 질화막 (TiN) 플러그(15)를 형성한다. 상기 층간 절연막(13)은 실리콘 산화막으로 형성한다. 상기 층간 절연막(13) 및 티타늄 질화막 플러그(15) 상에 실리콘 질화막(SiN막, 17)을 형성한다. 상기 실리콘 질화막(17) 상에 몰드막(mold layer, 19)을 형성한다. 상기 몰드막(19)은 실리콘 산화막을 이용한다.
도 2를 참조하면, 상기 몰드막(19) 및 실리콘 질화막(17)을 패터닝하여 상기 티타늄 질화막 플러그(15)를 노출시키는 오목형 홈(20)을 형성한다. 이렇게 되면, 상기 몰드막(19) 및 실리콘 질화막(17)은 각각 몰드막 패턴(19a) 및 실리콘 질화막 패턴(17a)이 형성된다.
계속하여, 상기 오목형 홈(20)이 형성된 반도체 기판(11)의 전면에 하부 전극용 도전막(21)을 형성한다. 상기 하부 전극용 도전막(21)은 백금족 귀금속막, 예컨대 백금막(Pt), 루테늄막(Ru), 이리듐(Ir)막으로 형성한다. 다음에, 상기 하부전극용 도전막(21)이 형성된 반도체 기판(11)의 전면에 상기 오목형 홈(20)을 채우도록 희생막(23)을 형성한다. 상기 희생막(23)은 포토레지스트나 실리콘 산화막으로 형성한다.
도 3을 참조하면, 상기 몰드막 패턴(19a)의 표면을 식각정지점으로 하여 상기 희생막(23) 및 하부 전극용 도전막(21)을 순차적으로 식각하여 희생막 패턴(23a) 및 하부 전극(21a)을 형성한다.
도 4를 참조하면, 상기 희생막 패턴(23a) 및 몰드막 패턴(19a)을 습식식각으로 제거함으로써 최종적으로 커패시터의 하부 전극(21a)이 형성된다. 계속하여, 상기 하부 전극(21a)이 형성된 반도체 기판(11)의 전면에 유전막(도시 안함) 및 상부 전극(도시 안함)을 형성함으로써 반도체 메모리 소자의 커패시터를 완성한다.
그런데, 종래의 반도체 메모리 소자의 제조방법에 있어서, 상기 하부 전극용 도전막(21), 예컨대 루테늄막은 몰드막 패턴(19a)이나 실리콘 질화막 패턴(17a)과의 접착력이 좋지 않아 상기 하부 전극(21a)이 쓰러지는 등의 문제가 발생하여 안정적으로 형성되지 않는다.
더욱이, 종래의 반도체 메모리 소자의 제조방법에서, 상기 몰드막 패턴(19a)을 제거할 때 하부 전극(21a)과 실리콘 질화막 패턴(17a)의 접착성이 좋지 않아 계면(도 3의 화살표 방향)으로 산화막 식각액이 침투하여 층간 절연막(13)이 손상되는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 커패시터의 하부 전극을 안정적으로 형성하면서도 층간 절연막의 손상을 방지할 수 있는 반도체 메모리 소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 메모리 소자의 제조방법을 제공하는 데 있다.
도 1 내지 도 4는 종래 기술에 의한 커패시터를 포함하는 반도체 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 5는 본 발명에 의한 반도체 메모리 소자의 레이아웃도이다.
도 6a 및 도 6b는 본 발명의 제1 실시예에 의하여 각각 도 5의 a-a 및 b-b에 의한 반도체 메모리 소자의 단면도이다.
도 7a 및 도 7b는 본 발명의 제2 실시예에 의하여 각각 도 5의 a-a 및 b-b에 의한 반도체 메모리 소자의 단면도이다.
도 8a 및 도 8b는 본 발명의 제3 실시예에 의하여 각각 도 5의 a-a 및 b-b에 의한 반도체 메모리 소자의 단면도이다.
도 9a 및 도 9b는 본 발명의 제4 실시예에 의하여 각각 도 5의 a-a 및 b-b에 의한 반도체 메모리 소자의 단면도이다.
도 10a 및 도 10b는 본 발명의 제5 실시예에 의하여 각각 도 5의 a-a 및 b-b에 의한 반도체 메모리 소자의 단면도이다.
도 11a 및 도 11b는 본 발명의 제6 실시예에 의하여 각각 도 5의 a-a 및 b-b에 의한 반도체 메모리 소자의 단면도이다.
도 12a 내지 도 12g는 상기 도 6a의 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 13a 및 도 13b는 상기 도 7a의 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 14a 내지 도 14h는 상기 도 8a의 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 15a 및 도 15b는 상기 도 9a의 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 16a 내지 도 16c는 상기 도 10a의 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 17a 및 도 17b는 상기 도 11a의 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 18a 및 도 18b는 각각 도 6a 및 도 8a의 반도체 메모리 소자의 제조시 스택형 하부 전극이 미스 얼라인 되었을 때의 단면도이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 반도체 메모리 소자는 반도체 기판을 노출시키는 콘택홀이 그 내부 모두에 형성된 층간 절연막 패턴과 접착층 패턴을 구비한다. 상기 콘택홀 내에는 플러그가 채워지도록 형성되거나, 상기 콘택홀에 채워지면서 상기 접착층 패턴의 표면보다 높게 돌출되어 있다. 상기 접착층 패턴은 커패시터의 하부 전극과 층간 절연막 패턴이 잘 접착되어 커패시터의 하부 전극이 쓰러지지 않도록 하는 역할을 한다. 또한, 상기 접착층 패턴은 플러그와의 접착력이 좋아 커패시터 형성시 층간 절연막 패턴의 손상을 방지하는 역할을 한다. 상기 접착층 패턴은 탄탈륨 산화막(Ta2O5)으로 구성하는 것이 바람직하다.
상기 플러그 상에는 커패시터의 하부 전극이 형성되어 있다. 상기 커패시터의 하부 전극은 바닥면과 벽면을 가지며, 상기 바닥면의 일부는 상기 플러그의 상부 표면의 일부분과 접촉한다. 상기 커패시터의 하부 전극은 스택형 하부 전극 또는 실린더형 하부 전극으로 구성할 수 있다. 상기 커패시터의 하부 전극은 백금족 귀금속막으로 구성하는 것이 바람직하다.
상기 접착층 패턴과 상기 접착층 패턴과 인접한 상기 하부 전극의 벽멱 일부분 상에는 누설 전류 방지막 패턴이 형성되어 있다. 상기 누설 전류 방지막 패턴은커패시터의 하부 전극이 미스얼라인 되더라도 커패시터의 유전막과 플러그가 직접 접촉하는 것을 방지하여 누설 전류를 방지하는 역할을 한다. 상기 누설 전류 방지막 패턴은 탄탈륨 산화막, 실리콘 질화막 또는 이들의 조합막으로 구성하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 의한 반도체 메모리 소자의 제조방법에 의하면, 반도체 기판 상에 상기 반도체 기판을 노출하는 콘택홀이 그 내부에 형성된 접착층 패턴 및 층간 절연막 패턴을 형성한다. 상기 접착층 패턴은 후에 형성되는 커패시터의 하부 전극과 층간 절연막 패턴이 잘 접착되어 커패시터의 하부 전극이 쓰러지지 않도록 하는 역할을 한다. 또한, 상기 접착층 패턴은 후에 형성되는 플러그와의 접착력이 좋아 커패시터 형성시 층간 절연막 패턴의 손상을 방지하는 역할을 한다. 상기 접착층 패턴은 탄탈륨 산화막(Ta2O5)으로 형성하는 것이 바람직하다. 상기 층간 절연막 패턴은 실리콘 산화막을 이용하여 형성하는 것이 바람직하다.
계속하여, 상기 콘택홀을 채우는 플러그나, 상기 콘택홀을 채우면서 상기 접착층 패턴의 표면보다 높게 돌출된 플러그를 형성한다. 상기 플러그 및 접착층 패턴 상에 상기 플러그를 노출하는 오목형 홈이 그 내부에 형성된 몰드막 패턴 및 누설 전류 방지막 패턴을 형성한다. 상기 몰드막 패턴은 실리콘 산화막을 이용하여 형성하는 것이 바람직하다. 상기 누설 전류 방지막 패턴은 커패시터의 하부 전극이 미스 얼라인 되더라도 누설전류를 발생하는 것을 방지하는 역할을 한다. 상기 누설 전류 방지막 패턴은 탄탈륨 산화막, 실리콘 질화막 또는 이들의 조합막을 이용하여형성하는 것이 바람직하다.
다음에, 상기 오목형 홈에 의하여 노출된 플러그의 상부 표면과 접촉하는 커패시터의 하부전극을 형성한다. 상기 커패시터의 하부 전극은 백금족 귀금속막으로 형성하는 것이 바람직하다. 상기 커패시터의 하부 전극은 스택형 하부 전극 또는 실린더형 하부 전극으로 형성할 수 있다.
다음에, 상기 몰드막 패턴을 습식식각방법으로 제거함으로써 반도체 메모리 소자의 커패시터를 완성한다. 이후의 제조공정은 일반적인 제조공정에 따른다.
상술한 바와 같이 본 발명의 반도체 메모리 소자는 커패시터의 하부 전극이 접착력이 좋은 탄탈륨 산화막으로 구성된 접착층 패턴과 직접 접촉하여 커패시터의 하부 전극이 쓰러지지 않는다. 본 발명의 반도체 메모리 소자는 접착층 패턴과 플러그와의 접착력이 좋아 커패시터 형성시 층간 절연막 패턴의 손상을 방지할 수 있다. 또한, 본 발명의 반도체 메모리 소자는 하부 전극 상에 형성되는 유전막과 플러그가 직접 접촉하지 않도록 누설전류방지막 패턴이 형성되어 있어 누설전류가 증가하는 것을 방지할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 5는 본 발명에 의한 반도체 메모리 소자의 레이아웃도이다.
구체적으로, 본 발명에 의한 반도체 메모리 소자는 트랜지스터 등이 형성되는 액티브 영역(AR)과 그 외의 필드 영역(FR)으로 구분된다. 상기 액티브 영역(AR) 내에는 매몰 콘택홀(buried contact hole, BC)이 형성된다. 상기 매몰 콘택홀(BC) 내에는 플러그(도시 안함)가 채워지며, 상기 플러그와 커패시터의 하부 전극(도시 안함)이 연결된다.
도 6a 및 도 6b는 본 발명의 제1 실시예에 의하여 각각 도 5의 a-a 및 b-b에 의한 반도체 메모리 소자의 단면도이다.
구체적으로, 반도체 기판(40) 상에 상기 반도체 기판(40)을 노출하는 콘택홀(45)을 갖는 층간 절연막 패턴(42a) 및 접착층 패턴(44a)이 형성되어 있다. 즉, 층간 절연막 패턴(42a) 및 접착층 패턴(44a)의 내부에 콘택홀(45)이 형성되어 있다. 상기 층간 절연막 패턴(42a)은 실리콘 산화막으로 구성한다. 상기 접착층 패턴(44a)은 탄탈륨 산화막(Ta2O5)으로 형성한다.
상기 콘택홀(45) 내에는 플러그(46a)가 채워져 있으며, 상기 플러그(46a)의 표면은 상기 접착층 패턴(44a)보다 같거나 낮게 형성된다. 상기 플러그(46a)는 티타늄 질화막(TiN)으로 구성한다. 그리고, 상기 플러그(46a) 상에는 커패시터의 스택형 하부 전극(52a)이 형성되어 있다. 상기 스택형 하부 전극(52a)은 바닥면과 벽면을 가지며, 상기 바닥면의 적어도 일부는 상기 플러그(46a)의 상부 표면의 일부분과 접촉한다. 상기 스택형 하부 전극(52a)은 백금족 귀금속막, 예컨대 백금막(Pt), 루테늄막(Ru), 이리듐(Ir)막으로 구성한다.
상기 접착층 패턴(44a)과 상기 접착층 패턴(44a)과 인접한 상기 스택형 하부 전극(52a)의 벽면 일부분 상에는 누설 전류 방지막 패턴(48a)이 형성되어 있다. 상기 누설 전류 방지막 패턴(48a)은 탄탈륨 산화막, 실리콘 질화막 또는 이들의 조합막으로 구성한다.
특히, 본 발명의 반도체 메모리 소자는 백금족 귀금속막으로 구성된 스택형 하부 전극(52a)이 종래와 다르게 접착력이 좋지 못한 실리콘 산화막으로 구성된 층간 절연막 패턴(42a)과 직접 접촉하지 않는다. 그 대신에, 본 발명의 반도체 메모리 소자의 커패시터의 스택형 하부 전극(52a)은 도 6b의 참조부호 d1로 표시한 바와 같이 상기 스택형 하부 전극(52a)이 접착력이 좋은 탄탈륨 산화막으로 구성된 접착층 패턴(44a)과 접촉하게 되어 스택형 하부 전극(52a)과 층간 절연막 패턴(42a)간의 접착력을 크게 향상시킬 수 있다.
또한, 상기 접착층 패턴(44a)은 제조공정상 몰드막 패턴(도 12g의 50a)의 습식식각시 도 6a의 참조부호 C1로 표시한 플러그(46a)와 접착층 패턴(44a)의 접착력이 크기 때문에 종래의 도 3의 화살표로 표시한 산화 식각액 침투 경로가 존재하지 않아 층간 절연막 패턴(42a)의 식각손상을 방지하는 역할을 한다.
또한, 본 발명의 반도체 메모리 소자는 스택형 하부 전극(52a) 형성을 위한 사진식각공정시 미스 얼라인 되더라도 스택형 하부 전극(52a) 상에 형성되는 유전막(도시 안함)과 플러그(46a)가 직접 접촉되어 누설전류가 증가하지 않도록 누설전류 방지막 패턴(48a)이 형성되어 있다.
도 7a 및 도 7b는 본 발명의 제2 실시예에 의하여 각각 도 5의 a-a 및 b-b에 의한 반도체 메모리 소자의 단면도이다. 도 7a 및 도 7b에서, 도 6a와 도 6b와 동일한 참조번호는 동일한 부재를 나타낸다. 본 발명의 제2 실시예는 제1 실시예와 비교하여 하부 전극이 실린더형으로 형성된 것을 제외하고는 동일하다.
보다 상세하게는, 본 발명의 반도체 메모리 소자의 커패시터는 백금족 귀금속막으로 구성된 실린더형 하부 전극(80a)이 도 7b의 참조부호 d2로 표시한 바와 같이 접착력이 좋은 탄탈륨 산화막으로 구성된 접착층 패턴(44a)과 접촉하게 되어 실린더형 하부 전극(80a)과 층간 절연막 패턴(42a)간의 접착력을 크게 향상시킬 수 있다.
또한, 상기 접착층 패턴(44a)은 제조공정상 몰드막 패턴(도 11b의 50a)의 습식식각시 도 7a의 참조부호 c2로 표시한 플러그(46a)와 접착층 패턴(44a)의 접착력이 크기 때문에 종래의 도 3의 화살표로 표시한 산화 식각액 침투 경로가 존재하지 않아 층간 절연막 패턴(42a)의 식각손상을 방지하는 역할을 한다.
또한, 본 발명의 반도체 메모리 소자는 실린더형 하부 전극(80a)을 형성을 위한 사진식각공정시 미스 얼라인 되더라도 실린더형 하부 전극(80a) 상에 형성되는 유전막(도시 안함)과 플러그(46a)가 직접 접촉되어 누설전류가 증가하지 않도록 누설 전류 방지막 패턴(48a)이 형성되어 있다.
도 8a 및 도 8b는 본 발명의 제3 실시예에 의하여 각각 도 5의 a-a 및 b-b에 의한 반도체 메모리 소자의 단면도이다.
구체적으로, 반도체 기판(100) 상에 콘택홀(107)을 갖는 층간 절연막 패턴(102a), 접착층 패턴(104a) 및 누설 전류방지막 패턴(110a)이 형성되어 있다. 상기 상기 층간 절연막 패턴(102a)은 실리콘 산화막으로 구성한다. 상기 접착층 패턴(104a)은 탄탈륨 산화막(Ta2O5)으로 형성한다. 상기 누설 전류 방지막 패턴(110a)은 탄탈륨 산화막, 실리콘 질화막 또는 이들의 조합막으로 구성한다. 상기 접착층 패턴(104a)은 상기 제1 및 제2 실시예의 접착층 패턴(44a)과 비교하여 그 두께가 얇게 구성된다. 상기 콘택홀(107)은 제1 및 제2 실시예의 콘택홀(45)과 비교하여 상기 누설 전류방지막 패턴(110a) 내에도 형성되어 있다.
상기 콘택홀(107) 내에는 플러그(108b)가 채워져 있으며, 상기 플러그(108b)는 제1 실시예 및 제2 실시예와 다르게 상기 접착층 패턴(104a)의 표면보다 높게 돌출되어 있다. 상기 플러그(108b)는 티타늄 질화막(TiN)으로 구성한다. 그리고, 상기 플러그(108b) 상에는 스택형 하부 전극(114a)이 형성되어 있다. 상기 스택형 하부 전극(114a)은 바닥면과 벽면을 가지며, 상기 바닥면의 적어도 일부는 상기 플러그(108a)의 상부 표면의 일부분과 접촉한다. 상기 스택형 하부 전극(114a)은 백금족 귀금속막, 예컨대 백금막(Pt), 루테늄막(Ru), 이리듐(Ir)막으로 구성한다.
특히, 본 발명의 반도체 메모리 소자는 백금족 귀금속막으로 구성된 스택형 하부 전극(114a)이 종래와 다르게 접착력이 좋지 못한 실리콘 산화막으로 구성된 층간 절연막 패턴(102a)과 접하지 않는다. 그 대신에, 본 발명의 반도체 메모리 소자의 커패시터의 스택형 하부 전극(114a)은 도 8b의 참조부호 d3으로 표시한 바와 같이 상기 스택형 하부 전극(114a)이 누설 전류 방지막 패턴(110a)과 접촉하게 되어 스택형 하부 전극(114a)과 층간 절연막 패턴(102a)간의 접착력을 크게 향상시킬 수 있다.
또한, 상기 접착층 패턴(104a)은 제조공정상 몰드막 패턴(도 14h의 112a)의 습식식각시 도 8a의 참조부호 C3으로 표시한 플러그(108b)와 접착층 패턴(104a)의 접착력이 크기 때문에 종래의 도 3의 화살표로 표시한 산화 식각액 침투 경로가 존재하지 않아 층간 절연막 패턴(102a)의 식각손상을 방지하는 역할을 한다.
또한, 본 발명의 반도체 메모리 소자의 커패시터는 스택형 하부 전극(114a)을 형성을 위한 사진식각공정시 미스 얼라인 되더라도 스택형 하부 전극(114a) 상에 형성되는 유전막(도시 안함)과 플러그(108b)가 직접 접촉되어 누설전류가 증가하지 않도록 상기 접착층 패턴(104a)과 상기 접착층 패턴과 인접한 스택형 하부 전극(114a)의 벽면 일부분 상에는 누설 전류 방지막 패턴(110a)이 형성되어 있다.
도 9a 및 도 9b는 본 발명의 제4 실시예에 의하여 각각 도 5의 a-a 및 b-b에 의한 반도체 메모리 소자의 단면도이다. 도 9a 및 도 9b에서, 도 8a와 도 8b와 동일한 참조번호는 동일한 부재를 나타낸다. 본 발명의 제4 실시예는 제3 실시예와 비교하여 하부 전극이 실린더형으로 형성된 것을 제외하고는 동일하다.
보다 상세하게는, 본 발명의 반도체 메모리 소자의 커패시터는 백금족 귀금속막으로 구성된 실린더형 하부 전극(140a)이 도 9b의 참조부호 d4로 표시한 바와 같이 누설 전류 방지막 패턴(110a)과 접촉하게 되어 실린더형 하부 전극(140a)과 층간 절연막 패턴(102a)간의 접착력을 크게 향상시킬 수 있다.
또한, 상기 접착층 패턴(104a)은 제조공정상 몰드막 패턴(도 13b의 112a)의습식식각시 도 9a의 참조부호 c4로 표시한 플러그(108a)와 접착층 패턴(104a)가 접착력이 크기 때문에 종래의 도 3의 화살표로 표시한 산화 식각액 침투 경로가 존재하지 않아 층간 절연막 패턴(102a)의 식각손상을 방지하는 역할을 한다.
또한, 본 발명의 반도체 메모리 소자의 커패시터는 실린더형 하부 전극(140a)을 형성을 위한 사진식각공정시 미스 얼라인 되더라도 실린더형 하부 전극(140a) 상에 형성되는 유전막(도시 안함)과 플러그(108b)가 직접 접촉되어 누설전류가 증가하지 않도록 상기 접착층 패턴(104a)과 상기 접착층 패턴(104a)과 인접한 실린더 하부 전극(140a)의 벽면의 일부분 상에 누설 전류 방지막 패턴(110a)이 형성되어 있다.
도 10a 및 도 10b는 본 발명의 제5 실시예에 의하여 각각 도 5의 a-a 및 b-b에 의한 반도체 메모리 소자의 단면도이다. 도 10a 및 도 10b에서, 도 8a와 도 8b와 동일한 참조번호는 동일한 부재를 나타낸다. 본 발명의 제5 실시예는 제3 실시예와 비교하여 플러그(108a)가 더 많이 돌출된 것을 제외하고는 동일하다.
보다 상세하게는, 본 발명의 반도체 메모리 소자의 커패시터는 백금족 귀금속막으로 구성된 스택형 하부 전극(114a)이 도 10b의 참조부호 d5로 표시한 바와 같이 접착력이 좋지 못한 실리콘 산화막으로 구성된 층간 절연막 패턴(102a)과 접하지 않는다. 대신에, 본 발명의 반도체 메모리 소자의 커패시터의 스택형 하부 전극(114a)은 누설 전류 방지막 패턴(110a)과 접촉하게 되어 스택형 하부 전극(114a)과 층간 절연막 패턴(102a)간의 접착력을 크게 향상시킬 수 있다.
또한, 상기 접착층 패턴(104a)은 제조공정상 몰드막 패턴(도 16c의 112a)의습식식각시 도 10a의 참조부호 c5로 표시한 플러그(108a)와 접착층 패턴(104a)가 접착력이 크기 때문에 종래의 도 3의 화살표로 표시한 산화 식각액 침투 경로가 존재하지 않아 층간 절연막 패턴(102a)의 식각손상을 방지하는 역할을 한다.
또한, 본 발명의 반도체 메모리 소자는 스택형 하부 전극(114a)을 형성을 위한 사진식각공정시 미스 얼라인 되더라도 스택형 하부 전극(114a) 상에 형성되는 유전막(도시 안함)과 플러그(108a)가 직접 접촉되어 누설전류가 증가하지 않도록 상기 접착층 패턴(104a)과 상기 접착층 패턴(104a)과 인접한 스택형 하부 전극(114a)의 벽면의 일부분 상에 누설 전류 방지막 패턴(110a)이 형성되어 있다.
또한, 본 발명의 반도체 메모리 소자는 도 10b에 도시된 바와 같애 스택형 하부 전극 아래부분에 언더컷 부분이 형성되어 커패시터의 커패시턴스를 증가시킬 수 있다.
도 11a 및 도 11b는 본 발명의 제6 실시예에 의하여 각각 도 5의 a-a 및 b-b에 의한 반도체 메모리 소자의 단면도이다. 도 11a 및 도 11b에서, 도 10a와 도 10b와 동일한 참조번호는 동일한 부재를 나타낸다. 본 발명의 제6 실시예는 제5 실시예와 비교하여 하부 전극이 실린더형으로 형성된 것을 제외하고는 동일하다.
보다 상세하게는, 본 발명의 반도체 메모리 소자의 커패시터는 백금족 귀금속막으로 구성된 실린더형 하부 전극(140a)이 종래와 다르게 접착력이 좋지 못한 실리콘 산화막으로 구성된 층간 절연막 패턴(102a)과 접하지 않는다. 대신에, 도 11b의 참조부호 d6로 표시한 바와 같이 상기 실린더형 하부 전극(140a)이 누설 전류 방지막 패턴(110a)과 접촉하게 되어 실린더형 하부 전극(140a)과 층간 절연막패턴(102a)간의 접착력을 크게 향상시킬 수 있다.
또한, 상기 접착층 패턴(104a)은 제조공정상 몰드막 패턴(도 17b의 112a)의 습식식각시 도 11a의 참조부호 c6로 표시한 플러그(108a)와 접착층 패턴(104a)가 접착력이 크기 때문에 종래의 도 3의 화살표로 표시한 산화 식각액 침투 경로가 존재하지 않아 층간 절연막 패턴(102a)의 식각손상을 방지하는 역할을 한다.
또한, 본 발명의 반도체 메모리 소자의 커패시터는 실린더형 하부 전극(140a)을 형성을 위한 사진식각공정시 미스 얼라인 되더라도 실린더형 하부 전극(140a) 상에 형성되는 유전막(도시 안함)과 플러그(108a)가 직접 접촉되어 누설전류가 증가하지 않도록 상기 접착층 패턴(104a)과 상기 접착층 패턴(104a)과 인접한 실린더 하부 전극(140a)의 벽면의 일부분 상에 누설 전류 방지막 패턴(110a)이 형성되어 있다.
도 12a 내지 도 12g는 상기 도 6a의 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 12a를 참조하면, 반도체 기판(40), 예컨대 실리콘 기판 상에 층간 절연막(42)을 형성한다. 상기 층간 절연막(42)은 실리콘 산화막으로 형성한다. 상기 층간 절연막(42) 상에 접착층(44)을 형성한다. 상기 접착층(44)은 탄탈륨 산화막(Ta2O5)으로 형성한다. 상기 접착층(44)은 도 6b에서 설명한 바와 같이 커패시터의 하부 전극과 층간 절연막(42)간의 접착력을 증진시키는 역할을 한다. 상기 접착층(44)은 후의 몰드막 패턴의 습식식각시 층간 절연막의 식각손상을 방지하는 역할을 한다. 상기 접착층(44)은 후의 오목형 홈 형성시 일부 식각될 수 있기 때문에식각 마진을 위하여 두껍게 형성해야 한다.
도 12b를 참조하면, 상기 접착층(44) 및 층간 절연막(42)을 패터닝하여 상기 반도체 기판(40)을 노출하는 콘택홀(45)을 형성함과 동시에 접착층 패턴(44a) 및 층간 절연막 패턴(42a)을 형성한다. 즉, 상기 접착층 패턴(44a) 및 층간 절연막 패턴(42a)의 내부에는 콘택홀(45)이 형성된다. 이어서, 상기 접착층 패턴(44a) 및 층간 절연막 패턴(42a)이 형성된 반도체 기판(40)의 전면에 상기 콘택홀(45)을 채우도록 플러그용 도전막(46)을 형성한다. 상기 플러그용 도전막(46)은 티타늄 질화막(TiN)으로 형성한다.
도 12c를 참조하면, 상기 접착층 패턴(44a)의 표면을 식각정지점으로 하여 상기 플러그용 도전막(46)을 식각하여 플러그(46a)를 형성한다. 상기 플러그용 도전막(46)의 식각은 에치백 방법 또는 화학기계적연마방법을 이용한다.
도 12d를 참조하면, 상기 플러그(46a) 및 접착층 패턴(44a) 상에 누설 전류 방지막(48)을 형성한다. 상기 누설 전류 방지막(48)은 후의 도 14a에 자세히 설명하는 바와 같이 유전막과 플러그막이 직접 접촉하게 되어 누설전류가 증가하는 것을 방지하는 역할을 한다. 상기 누설 전류 방지막(48)은 탄탈륨 산화막, 실리콘 질화막 또는 이들의 조합막을 이용하여 형성한다. 상기 누설 전류 방지막(48) 상에 몰드막(50)을 형성한다. 상기 몰드막(50)은 실리콘 산화막을 이용하여 형성한다.
도 12e를 참조하면, 상기 몰드막(50), 누설 전류 방지막(48)을 패터닝하여 상기 플러그(46a)를 노출하는 오목형 홈(51)을 형성한다. 이에 따라, 오목형 홈(51)을 갖는 몰드막 패턴(50a) 및 누설 전류 방지막 패턴(48a)이 형성된다. 상기오목형 홈(51)은 도 12e와 같이 상기 접착층 패턴(44a)을 일부 식각하면서 형성할 수도 있다. 다만, 도 6a의 참조부호 c1로 표시한 접착력이 좋은 부분이 존재하여 후의 몰드막 제거시 산화막 식각액이 침투하지 못하도록 하여야 하기 때문에 상기 접착층 패턴(44a)의 적정 두께는 보장되어야 한다.
도 12f를 참조하면, 상기 몰드막 패턴(50a) 및 누설 전류방지막 패턴(48a)이 형성된 반도체 기판(40)의 전면에 상기 오목형 홈(51)을 채우도록 커패시터의 하부전극용 도전막(52)을 형성한다. 상기 하부 전극용 도전막(52)은 백금족 귀금속막, 예컨대 백금막(Pt), 루테늄막(Ru), 이리듐(Ir)막으로 형성한다.
도 12g를 참조하면, 상기 몰드막 패턴(50a)을 식각정지점으로 하여 상기 하부전극용 도전막(52)을 식각하여 스택형 하부 전극(52a)을 셀 별로 분리시킨다. 상기 하부 전극용 도전막(52)의 식각은 에치백 방법 또는 화학기계적연마방법을 이용하여 수행한다.
계속하여, 몰드막 패턴(50a)을 습식식각방법으로 제거하면 도 6a에 도시된 바와 같이 최종적으로 커패시터의 스택형 하부 전극(52a)이 형성된다. 상기 몰드막 패턴(50a)의 습식식각시 상기 접착층 패턴(44a)은 도 6a의 C1과 같이 접착력이 강한 부분으로 인해 층간 절연막 패턴(42a)의 식각손상을 방지할 수 있다. 다음에, 상기 스택형 하부 전극(52a) 상에 유전막(도시 안함) 및 상부 전극(도시 안함)을 형성하여 반도체 소자의 커패시터를 완성한다. 이후의 제조 공정은 일반적인 공정에 따른다.
도 13a 및 도 13b는 상기 도 7a의 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다. 도 13a 및 도 13b에서, 도 12a 내지 도 12g와 동일한 부재는 동일한 참조번호를 나타낸다. 도 13a 및 도 13b에 도시한 반도체 메모리 소자의 제조방법은 실린더형 하부 전극(80a)을 형성하는 것을 제외하고는 도 12a 내지 도 12g와 동일하다.
보다 상세하게는, 도 12a 내지 도 12e와 동일하게 제조공정을 진행한다. 다음에, 도 13a를 참조하면, 오목형 홈(51)이 형성된 반도체 기판(40)의 전면에 하부 전극용 도전막(80)을 얇은 두께로 형성한다. 상기 하부 전극용 도전막(80)은 백금족 귀금속막, 예컨대 백금막(Pt), 루테늄막(Ru), 이리듐(Ir)막으로 형성한다. 계속하여, 상기 하부 전극용 도전막(80) 상에 상기 오목형 홈(51)을 채우도록 희생층(82)을 형성한다. 상기 희생층(82)은 실리콘 산화막으로 형성한다.
도 13b를 참조하면, 상기 몰드막 패턴(50a)의 표면을 식각정지점으로 하여 상기 희생층(82) 및 하부전극용 도전막(80)을 식각하여 실린더형 하부 전극(82a)을 셀 별로 분리시킨다. 이때, 상기 실린더형 하부 전극(80a) 사이에는 희생층 패턴(82a)이 형성된다. 상기 희생층(82) 및 하부 전극용 도전막(80)의 식각은 에치백 방법 또는 화학기계적연마방법을 이용하여 수행한다.
계속하여, 몰드막 패턴(50a) 및 희생층 패턴(82a)을 습식식각방법으로 제거하면 도 7a에 도시된 바와 같이 최종적으로 커패시터의 실린더형 하부 전극(80a)이 형성된다. 다음에, 상기 실린더형 하부 전극(80a) 상에 유전막(도시 안함) 및 상부 전극(도시 안함)을 형성하여 반도체 메모리 소자의 커패시터를 완성한다. 이후의 제조공정은 일반적인 제조공정을 따른다.
도 14a 내지 도 14h는 상기 도 8a의 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 14a를 참조하면, 반도체 기판(100), 예컨대 실리콘 기판 상에 층간 절연막(102)을 형성한다. 상기 층간 절연막(102)은 실리콘 산화막으로 형성한다. 상기 층간 절연막(102) 상에 접착층(104)을 형성한다. 상기 접착층(104)은 탄탈륨 산화막(Ta2O5)으로 형성한다. 상기 접착층(104)은 도 8b에서 설명한 바와 같이 커패시터의 하부 전극(114a)과 층간 절연막 패턴(102a) 간의 접착력을 증진시키는 역할을 한다. 상기 접착층(104)은 후의 몰드막 패턴의 습식식각시 층간 절연막 패턴(102a)의 식각손상을 방지하는 역할을 한다. 특히, 도 14a의 접착층(104)은 도 12a의 접착층과 비교하여 얇게 형성한다. 이어서, 상기 접착층(104) 상에 제1 희생층(106)을 형성한다. 상기 제1 희생층(106)은 실리콘 산화막으로 형성한다.
도 14b를 참조하면, 상기 제1 희생층(106), 접착층(104) 및 층간 절연막(102)을 패터닝하여 상기 반도체 기판(100)을 노출하는 콘택홀(107)을 형성함과 동시에 제1 희생층 패턴(106a), 접착층 패턴(104a) 및 층간 절연막 패턴(102a)을 형성한다. 즉, 반도체 기판(100)을 노출하는 콘택홀(107)이 제1 희생층 패턴(106a), 접착층 패턴(104a) 및 층간 절연막 패턴(102a)의 내부에 형성된다.
이어서, 상기 제1 희생층 패턴(106a), 접착층 패턴(104a) 및 층간 절연막 패턴(102a)이 형성된 반도체 기판(100)의 전면에 상기 콘택홀(107)을 채우도록 플러그용 도전막(108)을 형성한다. 상기 플러그용 도전막(108)은 티타늄 질화막(TiN)으로 형성한다.
도 14c를 참조하면, 상기 제1 희생층 패턴(106a)의 표면을 식각정지점으로 하여 상기 플러그용 도전막(108)을 식각하여 상기 콘택홀에 채워지는 플러그(108a)를 형성한다. 상기 플러그용 도전막(108)의 식각은 에치백 방법 또는 화학기계적연마방법을 이용한다.
도 14d를 참조하면, 상기 제1 희생층 패턴(106a)을 선택적으로 제거하여 상기 플러그(108a)가 접착층 패턴(104a)의 표면보다 높게 돌출되도록 형성한다. 이렇게 플러그(108a)를 접착층 패턴(104a)의 표면보다 높게 돌출되도록 형성하면 후의 오목형 홈을 형성할 때 식각 마진을 충분하게 가져갈 수 있어 접착층의 두께를 낮게 할 수 있다.
도 14e를 참조하면, 상기 돌출된 플러그(108a) 및 접착층 패턴(104a) 상에 누설 전류 방지막(110)을 형성한다. 상기 누설 전류 방지막(110)은 상기 플러그(108a)의 돌출 모양에 따라 그대로 돌출되게 형성된다. 상기 누설 전류 방지막(110)은 후의 도 18b에 자세히 설명하는 바와 같이 유전막과 플러그막이 직접 접촉하게 되어 누설전류가 증가하는 것을 방지하는 역할을 한다. 상기 누설 전류 방지막(110)은 탄탈륨 산화막, 실리콘 질화막 또는 이들의 조합막을 이용하여 형성한다. 상기 누설 전류 방지막(110) 상에 몰드막(112)을 형성한다. 상기 몰드막(112)은 실리콘 산화막을 이용하여 형성한다.
도 14f를 참조하면, 상기 몰드막(112), 누설 전류 방지막(110)을 패터닝하여 상기 플러그(108a)를 노출하는 오목형 홈(113)을 갖는 몰드막 패턴(112a) 및 누설 전류 방지막 패턴(110a)을 형성한다. 이때, 상기 플러그(108a)의 상부 표면은 식각되어 상기 몰드막 패턴(112a)의 하부 표면보다는 낮고 상기 접착층 패턴(104a)보다는 약간 돌출된 플러그(108b)가 된다. 그리고, 상기 오목형 홈(113) 형성을 식각시 상기 플러그(108a)가 돌출되어 있기 때문에 접착층 패턴(104a)이 식각되지 않게끔 식각 마진을 가질 수 있다. 따라서, 상기 접착층 패턴(104a)의 두께가 얇더라도 접착층 패턴(104a)은 식각되지 않고, 도 8a의 참조부호 c3으로 표시한 접착력이 강한 부분이 존재하게 되어 후의 몰드막 제거시 산화막 식각액이 침투하지 못하도록 할 수 있다.
도 14g를 참조하면, 상기 몰드막 패턴(112a) 및 누설 전류방지막 패턴(110a)이 형성된 반도체 기판(100)의 전면에 상기 오목형 홈(113)을 채우도록 커패시터의 하부전극용 도전막(114)을 형성한다. 상기 하부 전극용 도전막(114)은 백금족 귀금속막, 예컨대 백금막(Pt), 루테늄막(Ru), 이리듐(Ir)막으로 형성한다.
도 14h를 참조하면, 상기 몰드막 패턴(112a)의 표면을 식각정지점으로 하여 상기 하부전극용 도전막(114)을 식각하여 스택형 하부 전극(114a)을 셀 별로 분리시킨다. 상기 하부 전극용 도전막(114)의 식각은 에치백 방법 또는 화학기계적연마방법을 이용하여 수행한다.
계속하여, 몰드막 패턴(112a)을 습식식각방법으로 제거하면 도 8a에 도시된 바와 같이 최종적으로 커패시터의 스택형 하부 전극(114a)이 형성된다. 상기 몰드막 패턴의 습식식각시 상기 접착층 패턴은 도 6에 도시한 참조번호 C3부분으로 인해 층간절연막이 식각 손상되는 것을 방지할 수 있다. 다음에, 상기 스택형 하부 전극(114a) 상에 유전막(도시 안함) 및 상부 전극(도시 안함)을 형성하여 반도체메모리 소자의 커패시터를 완성한다. 이후의 제조공정은 일반적인 제조공정에 따른다.
도 15a 및 도 15b는 상기 도 9a의 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다. 도 15a 및 도 15b에서, 도 14a 내지 도 14h와 동일한 부재는 동일한 참조번호를 나타낸다. 도 15a 및 도 15b에 도시한 반도체 메모리 소자의 제조방법은 실린더형 하부 전극(140a)을 형성하는 것을 제외하고는 도 14a 내지 도 14h와 동일하다.
보다 상세하게는, 도 14a 내지 도 14f와 동일하게 제조공정을 진행한다. 다음에, 도 15a를 참조하면, 오목형 홈(113)이 형성된 반도체 기판(100)의 전면에 하부 전극용 도전막(140)을 얇은 두께로 형성한다. 상기 하부 전극용 도전막(140)은 백금족 귀금속막, 예컨대 백금막(Pt), 루테늄막(Ru), 이리듐(Ir)막으로 형성한다. 계속하여, 상기 하부 전극용 도전막(140) 상에 상기 오목형 홈(113)을 채우도록 제2 희생층(142)을 형성한다. 상기 희생층(142)은 실리콘 산화막으로 형성한다.
도 15b를 참조하면, 상기 몰드막 패턴(112a)의 표면을 식각정지점으로 하여 상기 제2 희생층(142) 및 하부전극용 도전막(140)을 식각하여 실린더형 하부 전극(140a)을 셀 별로 분리시킨다. 이때, 상기 실린더형 하부 전극(140a) 사이에는 제2 희생층 패턴(142a)이 형성된다. 상기 희생층(142) 및 하부 전극용 도전막(140)의 식각은 에치백 방법 또는 화학기계적연마방법을 이용하여 수행한다.
계속하여, 몰드막 패턴(112a) 및 희생층 패턴(142a)을 습식식각방법으로 제거하면 도 9a에 도시된 바와 같이 최종적으로 커패시터의 실린더형 하부전극(140a)이 형성된다. 다음에, 상기 실린더형 하부 전극(140a) 상에 유전막(도시 안함) 및 상부 전극(도시 안함)을 형성하여 반도체 메모리 소자의 커패시터를 완성한다. 이후의 제조공정은 일반적인 제조공정에 따른다.
도 16a 내지 도 16c는 상기 도 10a의 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다. 도 16a 내지 도 16c에서, 도 14a 내지 도 14h와 동일한 부재는 동일한 참조번호를 나타낸다.
먼저, 도 14a 내지 도 14e와 동일하게 제조공정을 진행한다. 다음에, 도 16a를 참조하면, 상기 몰드막(112), 누설 전류 방지막(110)을 패터닝하여 상기 플러그(108a)를 노출하는 오목형 홈(113)을 갖는 몰드막 패턴(112a) 및 누설 전류 방지막 패턴(110a)을 형성한다. 이때, 상기 오목형 홈(113)의 바닥은 상기 플러그(108a)의 표면에 위치하게 한다. 다시 말하면, 상기 플러그(108a)의 상부 표면은 상기 몰드막 패턴(112a)의 하부면보다 높게 위치한다. 그리고, 상기 오목형 홈(113) 형성시 상기 플러그(108a)가 돌출되어 있기 때문에 접착층 패턴(104a)이 식각되지 않게끔 식각 마진을 가질 수 있다. 따라서, 상기 접착층 패턴(104a)의 두께가 얇더라도 접착층 패턴(104a)은 식각되지 않고, 도 10a의 참조부호 c5으로 표시한 접착력이 강한 부분이 존재하게 되어 후의 몰드막 제거시 산화막 식각액이 침투하지 못하도록 할 수 있다.
도 16b를 참조하면, 상기 몰드막 패턴(112a) 및 누설 전류방지막 패턴(110a)이 형성된 반도체 기판(100)의 전면에 상기 오목형 홈(113)을 채우도록 커패시터의 하부전극용 도전막(114)을 형성한다. 상기 하부 전극용 도전막(114)은 백금족 귀금속막, 예컨대 백금막(Pt), 루테늄막(Ru), 이리듐(Ir)막으로 형성한다.
도 16c를 참조하면, 상기 몰드막 패턴(112a)의 표면을 식각정지점으로 하여 상기 하부전극용 도전막(114)을 식각하여 스택형 하부 전극(114a)을 셀 별로 분리시킨다. 상기 하부 전극용 도전막(114)의 식각은 에치백 방법 또는 화학기계적연마방법을 이용하여 수행한다.
계속하여, 몰드막 패턴(112a)을 습식식각방법으로 제거하면 도 10a에 도시된 바와 같이 최종적으로 커패시터의 스택형 하부 전극(114a)이 형성된다. 상기 몰드막 패턴의 습식식각시 상기 접착층 패턴은 도 6에 도시한 참조번호 C5부분으로 인해 층간절연막이 식각 손상되는 것을 방지할 수 있다. 다음에, 상기 스택형 하부 전극(114a) 상에 유전막(도시 안함) 및 상부 전극(도시 안함)을 형성하여 반도체 메모리 소자의 커패시터를 완성한다. 이후의 제조공정은 일반적인 제조공정에 따른다.
도 17a 및 도 17b는 상기 도 11a의 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다. 도 17a 및 도 17b에서, 도 16a 내지 도 16c와 동일한 부재는 동일한 참조번호를 나타낸다. 도 17a 및 도 17b에 도시한 반도체 메모리 소자의 제조방법은 실린더형 하부 전극(140a)을 형성하는 것을 제외하고는 도 16a 내지 도 16c와 동일하다.
보다 상세하게는, 도 16a까지는 동일하게 제조공정을 진행한다. 다음에, 도 17a를 참조하면, 오목형 홈(113)이 형성된 반도체 기판(100)의 전면에 하부 전극용 도전막(140)을 얇은 두께로 형성한다. 상기 하부 전극용 도전막(140)은 백금족 귀금속막, 예컨대 백금막(Pt), 루테늄막(Ru), 이리듐(Ir)막으로 형성한다. 계속하여, 상기 하부 전극용 도전막(140) 상에 상기 오목형 홈(113)을 채우도록 제2 희생층(142)을 형성한다. 상기 희생층(142)은 실리콘 산화막으로 형성한다.
도 17b를 참조하면, 상기 몰드막 패턴(112a)의 표면을 식각정지점으로 하여 상기 제2 희생층(142) 및 하부전극용 도전막(140)을 식각하여 실린더형 하부 전극(140a)을 셀 별로 분리시킨다. 이때, 상기 실린더형 하부 전극(140a) 사이에는 제2 희생층 패턴(142a)이 형성된다. 상기 희생층(142) 및 하부 전극용 도전막(140)의 식각은 에치백 방법 또는 화학기계적연마방법을 이용하여 수행한다.
계속하여, 몰드막 패턴(112a) 및 희생층 패턴(142a)을 습식식각방법으로 제거하면 도 11a에 도시된 바와 같이 최종적으로 커패시터의 실린더형 하부 전극(140a)이 형성된다. 다음에, 상기 실린더형 하부 전극(140a) 상에 유전막(도시 안함) 및 상부 전극(도시 안함)을 형성하여 반도체 메모리 소자의 커패시터를 완성한다. 이후의 제조공정은 일반적인 제조공정에 따른다.
도 18a 및 도 18b는 각각 도 6a 및 도 8a의 반도체 메모리 소자의 제조시 스택형 하부 전극이 미스 얼라인 되었을 때의 단면도이다.
구체적으로, 본 발명의 반도체 메모리 소자를 제조할 때 스택형 하부 전극(52a)을 형성을 위한 사진식각공정시 미스 얼라인 되면 도 18a 및 도 18b에 도시된 바와 같이 스택형 하부 전극(52a, 114a)이 플러그(46a, 108a)에서 한쪽으로 치우치게 된다. 이렇게 되더라도, 본 발명은 스택형 하부 전극(52a, 114a) 상에 형성되는 유전막(도시 안함)이 참조부호 e1, e2로 표시한 바와 같이 누설 전류 방지막 패턴(48a, 110a)으로 인하여 플러그(46a, 108a)와 직접 접촉되지 않는다. 이에 따라, 유전막과 플러그가 직접 접촉되어 발생하는 누설전류를 방지할 수 있다.
상술한 바와 같이 본 발명의 반도체 메모리 소자는 백금족 귀금속막으로 구성된 하부 전극이 접착력이 좋지 못한 실리콘 산화막으로 구성된 층간 절연막 패턴과 접촉하지 않고 접착력이 좋은 탄탈륨 산화막으로 구성된 접착층 패턴과 접촉한다. 이에 따라, 하부 전극과 층간 절연막 패턴간의 접착력을 크게 향상시킬 수 있다.
또한, 본 발명의 반도체 메모리 소자는 제조공정상 몰드막 패턴의 습식식각시 산화 식각액 침투 경로가 존재하지 않아 층간 절연막 패턴의 식각손상이 발생하지 않는다.
또한, 본 발명의 반도체 메모리 소자는 하부 전극을 형성을 위한 사진식각공정시 미스 얼라인 되더라도 하부 전극 상에 형성되는 유전막과 플러그가 직접 접촉하지 않도록 하는 누설전류방지막 패턴이 형성되어 있어 누설전류가 증가하지 않는다.

Claims (22)

  1. 반도체 기판을 노출하는 콘택홀이 그 내부 모두에 형성된 층간 절연막 패턴과 접착층 패턴;
    상기 콘택홀 내에 채워진 플러그;
    바닥면과 벽면을 가지며, 상기 바닥면의 적어도 일부는 상기 플러그의 상부 표면의 일부분과 접촉하는 커패시터의 하부 전극; 및
    상기 접착층 패턴과 상기 접착층 패턴과 인접한 상기 하부 전극의 벽면 일부분 상에 형성된 누설 전류 방지막 패턴으로 이루어지고,
    상기 접착층 패턴으로 인해 상기 커패시터의 하부 전극과 층간 절연막 패턴이 잘 접착되고 상기 누설 전류 방지막 패턴으로 인해 누설 전류를 방지할 수 있는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 플러그는 상기 콘택홀에 채워지면서 상기 접착층 패턴의 표면보다 높게 돌출되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서, 상기 커패시터의 하부 전극은 스택형 하부 전극 또는 실린더형 하부 전극인 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1항에 있어서, 상기 접착층 패턴은 탄탈륨 산화막(Ta2O5)으로 형성되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1항에 있어서, 상기 누설 전류 방지막 패턴은 탄탈륨 산화막, 실리콘 질화막 또는 이들의 조합막으로 형성되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제1항에 있어서, 상기 커패시터의 하부 전극은 백금족 귀금속막으로 형성되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  7. 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 후에 형성되는 커패시터의 하부 전극과 층간 절연막간의 접착성을 향상시킬 수 있는 접착층을 형성하는 단계;
    상기 접착층 및 층간 절연막을 패터닝하여 상기 반도체 기판을 노출하는 콘택홀이 그 내부에 형성된 접착층 패턴 및 층간 절연막 패턴을 형성하는 단계;
    상기 콘택홀을 채우는 플러그를 형성하는 단계;
    상기 플러그 및 접착층 패턴 상에 누설전류를 방지할 수 있는 누설 전류 방지막을 형성하는 단계;
    상기 누설 전류 방지막 상에 몰드막을 형성하는 단계;
    상기 몰드막, 누설 전류 방지막을 패터닝하여 상기 플러그를 노출하는 오목형 홈이 그 내부에 형성된 몰드막 패턴 및 누설 전류 방지막 패턴을 형성하는 단계;
    상기 오목형 홈에 의하여 노출된 플러그의 상부 표면과 접촉하는 커패시터의 하부전극을 형성하는 단계; 및
    상기 몰드막 패턴을 습식식각방법으로 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  8. 제7항에 있어서, 상기 접착층은 탄탈륨 산화막(Ta2O5)으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  9. 제7항에 있어서, 상기 누설 전류 방지막은 탄탈륨 산화막, 실리콘 질화막 또는 이들의 조합막을 이용하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  10. 제7항에 있어서, 상기 층간 절연막 및 몰드막은 실리콘 산화막을 이용하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  11. 제7항에 있어서, 상기 커패시터의 하부 전극은 백금족 귀금속막으로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  12. 제7항에 있어서, 상기 커패시터의 하부 전극은 스택형 하부 전극 또는 실린더형 하부 전극으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  13. 제12항에 있어서, 상기 스택형 하부 전극은 상기 몰드막 패턴 및 누설 전류방지막 패턴이 형성된 반도체 기판의 전면에 상기 오목형 홈을 채우도록 도전막을 형성하는 단계와, 상기 몰드막 패턴을 식각정지점으로 하여 상기 하부전극용 도전막을 식각하여 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  14. 제12항에 있어서, 상기 실린더형 하부 전극은 상기 몰드막 패턴 및 누설 전류방지막 패턴이 형성된 반도체 기판의 전면에 상기 하부 전극용 도전막을 형성하는 단계와, 상기 하부 전극용 도전막 상에 상기 오목형 홈을 채우도록 희생층을 형성하는 단계와, 상기 몰드막 패턴을 식각정지점으로 하여 상기 하부전극용 도전막을 식각하는 단계와, 상기 오목형 홈 내에 형성된 희생층을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  15. 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 후에 형성되는 커패시터의 하부 전극과 상기 층간 절연막과의 접착성을 향상시킬 수 있는 접착층을 형성하는 단계;
    상기 접착층 상에 제1 희생층을 형성하는 단계;
    상기 제1 희생층, 접착층 및 층간 절연막을 패터닝하여 상기 반도체 기판을 노출하는 콘택홀이 그 내부에 형성된 제1 희생층 패턴, 접착층 패턴 및 층간 절연막 패턴을 형성하는 단계;
    상기 콘택홀을 채우는 플러그를 형성하는 단계;
    상기 제1 희생층을 선택적으로 제거하여 상기 플러그가 상기 접착층 패턴의 표면보다 높게 돌출시키는 단계;
    상기 돌출된 플러그 및 접착층 패턴 상에 누설 전류를 방지할 수 있는 누설전류 방지막을 형성하는 단계;
    상기 누설 전류 방지막 상에 몰드막을 형성하는 단계;
    상기 몰드막, 누설 전류 방지막을 패터닝하여 상기 돌출된 플러그를 노출하는 오목형 홈이 그 내부에 형성된 몰드막 패턴 및 누설 전류 방지막 패턴을 형성하는 단계;
    상기 오목형 홈에 의하여 노출된 플러그의 상부 표면과 접촉하는 커패시터의 하부전극을 형성하는 단계; 및
    상기 몰드막 패턴을 습식식각방법으로 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  16. 제15항에 있어서, 상기 접착층은 탄탈륨 산화막(Ta2O5)으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  17. 제15항에 있어서, 상기 누설 전류 방지막은 탄탈륨 산화막, 실리콘 질화막 또는 이들의 조합막을 이용하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  18. 제15항에 있어서, 상기 층간 절연막 및 몰드막은 실리콘 산화막을 이용하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  19. 제15항에 있어서, 상기 커패시터의 하부 전극은 백금족 귀금속막으로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  20. 제15항에 있어서, 상기 커패시터의 하부 전극은 스택형 하부 전극 또는 실린더형 하부 전극으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  21. 제20항에 있어서, 상기 스택형 하부 전극은 상기 몰드막 패턴 및 누설 전류방지막 패턴이 형성된 반도체 기판의 전면에 상기 오목형 홈을 채우도록 도전막을 형성하는 단계와, 상기 몰드막 패턴을 식각정지점으로 하여 상기 하부전극용 도전막을 식각하여 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  22. 제20항에 있어서, 상기 실린더형 하부 전극은 상기 몰드막 패턴 및 누설 전류방지막 패턴이 형성된 반도체 기판의 전면에 상기 하부 전극용 도전막을 형성하는 단계와, 상기 도전막 상에 상기 오목형 홈을 채우도록 제2 희생층을 형성하는 단계와, 상기 몰드막 패턴을 식각정지점으로 하여 상기 하부전극용 도전막을 식각하는 단계와, 상기 오목형 홈 내에 형성된 제2 희생층을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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