KR100816753B1 - 반도체 소자의 형성방법 - Google Patents

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윤형주
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삼성전자주식회사
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Abstract

반도체 소자의 형성방법이 제공된다. 상기 반도체 소자의 형성방법은 반도체 기판 상에 제 1 마스크막을 형성하는 것, 상기 제 1 마스크막 상에 제 2 마스크막을 형성하는 것, 상기 제 1 마스크막과 상기 제 2 마스크막을 패터닝하여, 제 1 개구부를 각각 갖는 제 1 마스크 패턴과 제 2 마스크 패턴을 형성하는 것, 상기 제 2 마스크 패턴의 상기 제 1 개구부를 넓혀, 상기 제 1 개구부보다 폭이 넓은 제 2 개구부를 갖는 제 2 마스크 미세 패턴을 형성하는 것, 상기 제 2 개구부 및 상기 제 1 개구부에, 상기 제 2 마스크 미세 패턴의 상부면을 노출하는, 제 3 마스크 패턴을 형성하는 것 그리고 상기 노출된 제 2 마스크 미세 패턴을 제거하고, 상기 제 3 마스크 패턴을 마스크로 상기 제 1 마스크 패턴에 식각 공정을 진행하여 제 1 마스크 미세 패턴을 형성하는 것을 포함한다.
마스크막, 마스크 패턴, 마스크 미세 패턴

Description

반도체 소자의 형성방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}
도 1a 내지 8a는 본 발명의 일 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 사시도이다.
도 1b 내지 8b는 본 발명의 일 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도이다.
도 9a 내지 16a는 본 발명의 다른 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 사시도이다.
도 9b 내지 16b는 본 발명의 다른 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도이다.
도 17a 내지 24a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 사시도이다.
도 17b 내지 24b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 평면도이다.
도 17c 내지 24c는 본 발명의 또 다른 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
120: 제 1 마스크막 130: 제 2 마스크막
120a: 제 1 마스크 패턴 130a: 제 2 마스크 패턴
120b: 제 1 마스크 미세 패턴 130b: 제 2 마스크 미세 패턴
143: 제 1 개구부 145: 제 2 개구부
150: 제 3 마스크 패턴 160: 트렌치
170: 소자분리막
본 발명은 반도체 소자의 형성방법에 관한 것으로, 더욱 상세하게는 미세 패턴을 가지는 반도체 소자의 형성방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 반도체 소자의 선폭이 감소하고 있다. 반도체 소자의 선폭을 감소시키기 위하여 마스크로 사용되는 포토 레지스트 패턴의 폭이 좁아져야 한다. 포토 레지스트 패턴의 폭이 좁으면, 포토 레지스트 패턴이 형성 과정에서 변형될 수 있다. 또한, 포토 레지스트 패턴의 좁은 폭을 확보하기 위하여 고성능 노광 설비의 개발이 필요하다. 그러나, 노광 설비의 개발 및 교체는 비용 부담이 요구되며, 안정된 광원과 노광 기술의 확보가 전제되어야 하는 어려움이 있다. 이에 따라, 기존의 노광 설비를 이용하면서도 선폭이 좁은 마스크 패턴을 형성할 수 있는 방법이 연구되고 있다.
본 발명의 목적은 선폭이 감소된 패턴을 가지는 반도체 소자의 형성방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 소자의 형성방법은 반도체 기판 상에 제 1 마스크막을 형성하는 것, 상기 제 1 마스크막 상에 제 2 마스크막을 형성하는 것, 상기 제 1 마스크막과 상기 제 2 마스크막을 패터닝하여, 제 1 개구부를 각각 갖는 제 1 마스크 패턴과 제 2 마스크 패턴을 형성하는 것, 상기 제 2 마스크 패턴의 상기 제 1 개구부를 넓혀, 상기 제 1 개구부보다 폭이 넓은 제 2 개구부를 갖는 제 2 마스크 미세 패턴을 형성하는 것, 상기 제 2 개구부 및 상기 제 1 개구부에, 상기 제 2 마스크 미세 패턴의 상부면을 노출하는, 제 3 마스크 패턴을 형성하는 것 그리고 상기 노출된 제 2 마스크 미세 패턴을 제거하고, 상기 제 3 마스크 패턴을 마스크로 상기 제 1 마스크 패턴에 식각 공정을 진행하여 제 1 마스크 미세 패턴을 형성하는 것을 포함한다.
일 실시예에 따른 반도체 소자의 형성방법에 있어서, 상기 제 1 개구부의 폭은 상기 제 2 마스크 미세 패턴의 폭과 동일하다.
일 실시예에 따른 반도체 소자의 형성방법은 상기 제 1 마스크 미세 패턴을 형성한 후, 상기 제 3 마스크 패턴을 제거하여 상기 제 1 마스크 미세 패턴을 노출하는 것을 더 포함할 수 있다.
상기 제 1 마스크 미세 패턴은 일 방향으로 평행하게 배열되는 라인 형태일 수 있다.
일 실시예에 따른 반도체 소자의 형성방법은 상기 제 1 마스크 미세 패턴을 마스크로 상기 반도체 기판에 트렌치를 형성하는 것 그리고 상기 트렌치를 채우는 소자분리막을 형성하는 것을 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자의 형성방법은 상기 제 1 마스크막을 형성하기 전에, 상기 반도체 기판 상에 배선층을 형성하는 것 그리고 상기 제 1 마스크 미세 패턴을 마스크로 상기 배선층을 식각하여, 배선 패턴을 형성하는 것을 더 포함할 수 있다.
상기 제 2 마스크 미세 패턴을 형성하는 것은 풀-백 공정을 진행하는 것을 포함할 수 있다.
상기 제 3 마스크 패턴을 형성하는 것은 상기 제 2 마스크 미세 패턴과 상기 제 1 마스크 패턴을 덮는 제 3 마스크막을 형성하는 것 그리고 상기 제 3 마스크막에 평탄화 공정을 진행하여 상기 제 2 마스크 미세 패턴의 상부면을 노출하는 것을 포함할 수 있다.
상기 제 2 마스크막은 상기 제 1 마스크막에 대하여 식각선택성을 가질 수 있다. 상기 제 2 마스크막은 실리콘 산화막이고, 상기 제 1 마스크막은 실리콘 질화막일 수 있다. 상기 제 2 마스크막은 실리콘 질화막이고, 상기 제 1 마스크막은 실리콘 산화막일 수 있다.
상기 제 3 마스크막은 상기 제 2 마스크막에 대하여 식각선택성을 가질 수 있다. 상기 제 3 마스크막은 폴리 실리콘막이고, 상기 제 2 마스크막은 실리콘 산화막 또는 실리콘 질화막일 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 소자의 형성방법은 상기 제 1 마스 크막을 형성하기 전에, 상기 반도체 기판 상에 주형 산화막을 형성하는 것을 더 포함할 수 있다. 또 다른 실시예에 있어서, 상기 제 1 개구부는 홀 형태일 수 있다.
또 다른 실시예에 있어서, 상기 제 1 마스크 미세 패턴은 실린더 형태일 수 있다.
또 다른 실시예에 따른 반도체 소자의 형성방법은 상기 노출된 제 1 마스크 미세 패턴을 마스크로 상기 주형 산화막을 식각하여, 실린더 형태의 주형 산화막 패턴을 형성하는 것을 더 포함할 수 있다.
또 다른 실시예에 따른 반도체 소자의 형성방법은 상기 제 1 마스크막을 형성하기 전에, 상기 주형 산화막 상에 비정질 탄소막을 형성하는 것 그리고 상기 비정질 탄소막 상에 반사 방지막을 형성하는 것을 더 포함할 수 있다.
또 다른 실시예에 따른 반도체 소자의 형성방법은 상기 노출된 제 1 마스크 미세 패턴을 마스크로 상기 비정질 탄소막과 상기 반사 방지막 그리고 상기 주형 산화막을 식각하여, 실린더 형태의 주형 산화막 패턴을 형성하는 것을 더 포함할 수 있다.
또 다른 실시예에 따른 반도체 소자의 형성방법은 상기 주형 산화막 패턴을 콘포멀하게 덮으며, 개구부를 갖는 금속막을 형성하는 것, 상기 개구부를 채우는 희생 산화막을 형성하는 것, 상기 희생 산화막에 평탄화 공정을 진행하여, 상기 주형 산화막 패턴을 노출하는 것 그리고 상기 희생 산화막과 상기 주형 산화막 패턴을 제거하여 커패시터의 하부전극을 형성하는 것을 더 포함할 수 있다.
이하, 본 발명의 실시예에 따른 반도체 소자의 형성방법을 첨부한 도면을 참 조하여 상세히 설명한다. 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 8a는 본 발명의 일 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 사시도이다. 도 1b 내지 8b는 본 발명의 일 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도이다.
도 1a 및 1b를 참조하면, 반도체 기판(100) 상에 패드 산화막(105)이 형성될 수 있다. 상기 패드 산화막(105)은 열 산화 공정 또는 화학 기상 증착 방법으로 형성될 수 있다. 상기 패드 산화막(105) 상에 제 1 마스크막(120)이 형성된다. 상기 제 1 마스크막(120) 상에 제 2 마스크막(130)이 형성된다. 상기 패드 산화막(105)은 상기 제 1 마스크막(120)과 상기 반도체 기판(100)의 열 팽창 계수 차이에 의한 응력(stress)을 감소시키는 역할을 할 수 있다. 상기 제 2 마스크막(130)은 상기 제 1 마스크막(120)에 대하여 식각 선택성(etch selectivity)을 가진다. 이때, a가 b에 대하여 식각 선택성을 가진다는 것은 b에 대한 식각을 최소화하면서 a를 식각 하는 것이 가능하거나 또는 그 역이 가능하다는 것을 의미한다. 상기 제 1 마스크막(120)은 화학 기상 증착 방법으로 형성된 실리콘 질화막일 수 있다. 상기 제 2 마스크막(130)은 화학 기상 증착 방법으로 형성된 실리콘 산화막일 수 있다. 상기 제 1 마스크막(120)이 실리콘 산화막이고, 상기 제 2 마스크막(130)이 실리콘 질화막일 수 있다. 상기 제 2 마스크막(130) 상에 포토 레지스트 패턴(140)이 형성된다.
도 2a 및 2b를 참조하면, 상기 포토 레지스트 패턴(140)을 마스크로 식각 공정을 진행하여 제 1 마스크 패턴(120a) 및 제 2 마스크 패턴(130a)이 형성된다. 상기 제 1 마스크 패턴(120a) 및 제 2 마스크 패턴(130a)은 제 1 개구부(143)를 가진다. 상기 제 1 개구부(143)는 일 방향으로 평행하게 배열된 라인 형태의 트렌치(trench)일 수 있다.
도 3a 및 3b를 참조하면, 상기 제 2 마스크 패턴(130a)의 제 1 개구부(143)의 폭을 넓혀, 제 2 마스크 미세 패턴(130b)이 형성된다. 상기 제 2 마스크 미세 패턴(130b)은 상기 제 1 개구부(143)보다 폭이 넓은 제 2 개구부(145)를 가진다. 상기 제 2 마스크 미세 패턴(130b)을 형성하는 것은 풀-백(pull-back) 공정을 진행하는 것을 포함할 수 있다. 상기 풀-백 공정을 진행하는 것은 상기 반도체 기판(100)을 식각 용액에 담궈서 상기 제 2 마스크 패턴(130a)의 측벽을 식각하는 것을 포함할 수 있다. 이때, 상기 제 1 마스크 패턴(120a)의 폭은 실질적으로 변경되지 않는다. 상기 제 2 마스크 미세 패턴(130b)의 폭은 상기 제 1 개구부(143)의 폭과 동일할 수 있다.
상기 제 2 마스크 패턴(130a)은 상기 제 1 마스크 패턴(120a)에 대하여 식각 선택성(etch selectivity)을 가진다. 상기 제 2 마스크 패턴(130a)이 실리콘 질화막인 경우 상기 식각 용액은 인산(H3PO4)을 포함하는 용액일 수 있다. 상기 제 2 마스크 패턴(130a)이 실리콘 산화막인 경우 상기 식각 용액은 불산(HF)을 포함하는 용액일 수 있다.
도 4a 및 4b를 참조하면, 상기 제 2 개구부(145) 및 상기 제 1 개구부(143)에, 상기 제 2 마스크 미세 패턴(130b)의 상부면을 노출하는 제 3 마스크 패턴(150)이 형성된다. 상기 제 3 마스크 패턴(150)을 형성하는 것은 상기 제 2 마스크 미세 패턴(130b)과 상기 제 1 마스크 패턴(120a)을 덮는 제 3 마스크막을 형성하는 것 그리고 상기 제 3 마스크막에 평탄화 공정을 진행하여 상기 제 2 마스크 미세 패턴(130b)의 상부면을 노출하는 것을 포함할 수 있다. 상기 제 3 마스크막은 상기 제 1 마스크막(120) 및 상기 제 2 마스크막(130)에 대하여 식각 선택성을 가질 수 있다. 예컨대, 상기 제 3 마스크막은 저압 화학 기상 증착 방법으로 형성된 폴리 실리콘막일 수 있다.
도 5a 및 5b를 참조하면, 식각 공정을 진행하여 상기 제 2 마스크 미세 패턴(130b)이 제거된다. 상기 제 2 마스크 미세 패턴(130b)을 제거하는 것은 습식 식각 공정을 포함할 수 있다. 상기 습식 식각 공정은 상기 제 3 마스크 패턴(150)보다 상기 제 2 마스크 미세 패턴(130b)에 대하여 식각 선택성(etch selectivity)을 가진다. 상기 제 3 마스크 패턴(150)은 폴리 실리콘막이고, 상기 제 2 마스크 미세 패턴(130b)은 실리콘 산화막 또는 실리콘 질화막일 수 있다.
도 6a 및 6b를 참조하면, 상기 제 3 마스크 패턴(150)을 마스크로 상기 제 1 마스크 패턴(120a)을 식각하여 제 1 마스크 미세 패턴(120b)이 형성된다. 상기 제 1 마스크 미세 패턴(120b)은 일 방향으로 평행하게 배열된 라인 형태일 수 있다. 상기 제 3 마스크 패턴(150)을 제거하여 상기 제 1 마스크 미세 패턴(120b)이 노출된다. 상기 제 3 마스크 패턴(150)을 제거하는 것은 습식 식각 공정을 포함할 수 있다. 상기 습식 식각 공정은 상기 제 1 마스크 미세 패턴(120b)보다 상기 제 3 마스크 패턴(150)을 선택적으로 식각할 수 있다. 상기 제 1 마스크 미세 패턴(120b)는 일정한 간격으로 배열될 수 있다.
도 7a 및 7b를 참조하면, 상기 제 1 마스크 미세 패턴(120b)을 마스크로 식각 공정을 진행하여 상기 반도체 기판(100)에 트렌치(160)가 형성된다. 상기 트렌치(160)를 형성하는 것은 플라즈마 건식 식각 공정을 포함할 수 있다. 상기 제 1 개구부(143)와 상기 제 2 마스크 미세 패턴(130b)이 동일한 폭을 가지므로, 상기 트렌치들(160)은 일정한 폭을 가질 수 있다.
도 8a 및 8b를 참조하면, 상기 트렌치(160)를 채우는 소자분리막(170)이 형성된다. 상기 소자분리막(170)을 형성하는 것은 상기 트렌치(160)에 화학 기상 증착 방법으로 형성된 실리콘 산화막을 채운 후, 평탄화 공정을 진행하여 상기 제 1 마스크 미세 패턴(120b)의 상부면을 노출하는 것을 포함할 수 있다. 상기 제 1 마스크 미세 패턴(120b)과 패드 산화막(105)을 제거하여, 상기 소자분리막(170)에 의하여 활성영역이 정의된다. 본 발명의 일 실시예에 따르면, 풀-백(pull-back) 공정 에 의하여 형성된 제 2 마스크 미세 패턴(130b)을 이용하여, 선폭이 감소된 활성영역 및 소자분리막(170)이 형성될 수 있다. 본 발명의 일 실시예에 따라 형성된 활성영역 및 소자분리막(170)을 가로지르는 게이트 라인이 형성될 수 있다. 상기 게이트 라인은 터널 절연막, 전하저장막, 블로킹 절연막 그리고 제어 게이트를 포함할 수 있다.
도 9a 내지 16a는 본 발명의 다른 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 사시도이다. 도 9b 내지 16b는 본 발명의 다른 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도이다.
도 9a 및 9b를 참조하면, 반도체 기판(100) 상에 배선층(110)이 형성된다. 상기 배선층(110)은 게이트 패턴을 형성하기 위한 게이트층 또는 비트 라인(bit line)을 형성하기 위한 금속층을 포함할 수 있다. 상기 배선층(110) 상에, 앞에서 설명한 바와 같이, 제 1 마스크막(120)과 제 2 마스크막(130) 그리고 포토 레지스트 패턴(140)이 차례로 형성된다.
도 10a 내지 15b를 참조하면, 도 2a 내지 6b에서 설명한 것과 동일한 방법으로 상기 배선층(110) 상에 제 1 마스크 미세 패턴(120b)이 형성된다. 상기 제 1 마스크 미세 패턴(120b)은 일 방향으로 평행하게 배열되는 라인 형태일 수 있다.
도 16a 및 16b를 참조하면, 상기 제 1 마스크 미세 패턴(120b)을 마스크로 상기 배선층(110)을 식각하여 배선 패턴(110a)이 형성된다. 상기 배선 패턴(110a)은 게이트 패턴 또는 비트 라인을 포함할 수 있다. 본 발명의 다른 실시예에 따르면, 풀-백(pull-back) 공정을 진행하여 제 2 마스크 미세 패턴(130b)이 형성될 수 있다. 이에 따라, 선폭 및 간격이 감소된 게이트 패턴 또는 비트 라인이 형성될 수 있다.
도 17a 내지 24a는 본 발명의 또 다른 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 사시도이다. 도 17b 내지 24b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 평면도이다. 도 17c 내지 24c는 본 발명의 또 다른 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도이다. 도 17c 내지 24c는 도 17b 내지 24b의 Ⅰ-Ⅰ´라인을 따라 취해진 단면도이다.
도 17a 내지 17c를 참조하면, 반도체 기판(100) 상에 주형 산화막(115)이 형성된다. 상기 반도체 기판(100)은 트랜지스터와 스토리지 노드 콘택(storage node contact) 그리고 비트라인 등을 포함할 수 있다. 상기 주형 산화막(115)은 화학 기상 증착 방법으로 형성된 실리콘 산화막일 수 있다. 상기 주형 산화막(115) 상에 비정질 탄소막(amorphous carbon layer,117)이 형성될 수 있다. 상기 비정질 탄소막(117)은 화학 기상 증착 방법으로 형성될 수 있다. 상기 비정질 탄소막(117) 상에 반사 방지막(anti-reflective layer,118)이 형성된다. 상기 반사 방지막(118)은 화학 기상 증착 방법으로 형성된 실리콘 산화질화막일 수 있다. 상기 반사 방지막(118) 상에, 앞에서 설명한 바와 같이, 제 1 마스크막(120)이 형성된다. 상기 제 1 마스크막(120) 상에 제 2 마스크막(130)이 형성된다. 상기 제 2 마스크막(130) 상에 포토 레지스트 패턴(140)이 형성된다.
도 18a 내지 22c를 참조하면, 도 2a 내지 6b에서 설명한 것과 동일한 방법으로 상기 반사방지막(118) 상에 제 1 마스크 미세 패턴(120b)이 형성된다. 제 1 마 스크 패턴(120a) 및 제 2 마스크 패턴(120b)이 갖는 제 1 개구부(143)는 홀(hole)의 형태이다. 또한, 제 2 개구부(145)는 상기 제 1 개구부(143)보다 폭이 넓은 홀(hole)이다. 상기 제 1 마스크 미세 패턴(120b)은 실린더 형태이다. 상기 실린더의 평단면은 원형 또는 타원형일 수 있다.
도 23a 내지 23c를 참조하면, 상기 실린더 형태의 제 1 마스크 미세 패턴(120b)을 마스크로 상기 반사 방지막(118), 상기 비정질 탄소막(117) 그리고 주형 산화막(115)이 식각되어, 주형 산화막 패턴(115a)이 형성된다. 상기 주형 산화막 패턴(115a)이 형성된 후, 상기 비정질 탄소막(117)과 상기 반사 방지막(118)은 제거될 수 있다. 상기 주형 산화막 패턴(115a)이 형성될 때, 상기 반사 방지막(118)과 상기 비정질 탄소막(117)이 하드 마스크층으로서 기능할 수 있다.
도 24a 내지 24c를 참조하면, 상기 주형 산화막 패턴(115a)의 측면에 하부 전극 또는 스토리지 노드(180)가 형성된다. 상기 하부 전극(180)은 상기 반도체 기판(100)의 스토리지 노드 콘택과 연결될 수 있다. 상기 하부전극(180)을 형성하는 것은 상기 주형 산화막 패턴(115a)을 콘포멀(conformal)하게 덮는 금속막을 형성하는 것, 상기 금속막이 가지는 개구부를 채우는 희생 산화막을 형성하는 것, 상기 희생 산화막에 평탄화 공정을 진행하여 상기 주형 산화막 패턴(115a)을 노출하는 것 그리고 상기 희생 산화막과 상기 주형 산화막 패턴(115a)을 제거하는 것을 포함할 수 있다. 다른 실시예에 따르면, 풀-백 공정에 의하여 제 2 마스크 미세 패턴이 형성된다. 제 2 마스크 미세 패턴을 이용하여 DRAM에 사용될 수 있는 선폭이 좁은 주형 산화막 패턴(115a)이 형성될 수 있다.
본 발명의 실시예에 따르면, 풀-백 공정에 의하여 선폭이 감소된 마스크 미세 패턴이 형성된다. 추가적인 노광 설비의 투자없이 고집적화된 반도체 소자의 패턴이 형성될 수 있다.
한편, 풀-백 공정이 진행된 후 트렌치, 게이트 패턴, 비트 라인 또는 하부전극이 형성되므로 각각의 패턴이 일정한 프로파일(profile)을 가질 수 있다.
이에 따라, 선폭이 감소된 패턴을 가지는 반도체 소자가 형성될 수 있다.

Claims (20)

  1. 반도체 기판 상에 제 1 마스크막을 형성하는 것;
    상기 제 1 마스크막 상에 제 2 마스크막을 형성하는 것;
    상기 제 1 마스크막과 상기 제 2 마스크막을 패터닝하여, 제 1 개구부를 각각 갖는 제 1 마스크 패턴과 제 2 마스크 패턴을 형성하는 것;
    상기 제 2 마스크 패턴의 상기 제 1 개구부를 넓혀, 상기 제 1 개구부보다 폭이 넓은 제 2 개구부를 갖는 제 2 마스크 미세 패턴을 형성하는 것;
    상기 제 2 개구부 및 상기 제 1 개구부에, 상기 제 2 마스크 미세 패턴의 상부면을 노출하는, 제 3 마스크 패턴을 형성하는 것; 그리고
    상기 노출된 제 2 마스크 미세 패턴을 제거하고, 상기 제 3 마스크 패턴을 마스크로 상기 제 1 마스크 패턴을 식각하여 제 1 마스크 미세 패턴을 형성하는 것을 포함하는 반도체 소자의 형성방법.
  2. 청구항 1에 있어서,
    상기 제 1 개구부의 폭은 상기 제 2 마스크 미세 패턴의 폭과 동일한 것을 특징으로 하는 반도체 소자의 형성방법.
  3. 청구항 1에 있어서,
    상기 제 1 마스크 미세 패턴을 형성한 후,
    상기 제 3 마스크 패턴을 제거하여 상기 제 1 마스크 미세 패턴을 노출하는 것을 더 포함하는 반도체 소자의 형성방법.
  4. 청구항 3에 있어서,
    상기 제 1 마스크 미세 패턴은 일 방향으로 평행하게 배열되는 라인 형태인 것을 특징으로 하는 반도체 소자의 형성방법.
  5. 청구항 3에 있어서,
    상기 제 1 마스크 미세 패턴을 마스크로 상기 반도체 기판에 트렌치를 형성하는 것; 그리고
    상기 트렌치를 채우는 소자분리막을 형성하는 것을 더 포함하는 반도체 소자의 형성방법.
  6. 청구항 3에 있어서,
    상기 제 1 마스크막을 형성하기 전에, 상기 반도체 기판 상에 배선층을 형성하는 것; 그리고
    상기 제 1 마스크 미세 패턴을 마스크로 상기 배선층을 식각하여, 배선 패턴을 형성하는 것을 더 포함하는 반도체 소자의 형성방법.
  7. 청구항 1에 있어서,
    상기 제 2 마스크 미세 패턴을 형성하는 것은 풀-백 공정을 진행하는 것을 포함하는 반도체 소자의 형성방법.
  8. 청구항 1에 있어서,
    상기 제 3 마스크 패턴을 형성하는 것은:
    상기 제 2 마스크 미세 패턴과 상기 제 1 마스크 패턴을 덮는 제 3 마스크막을 형성하는 것; 그리고
    상기 제 3 마스크막에 평탄화 공정을 진행하여 상기 제 2 마스크 미세 패턴의 상부면을 노출하는 것을 포함하는 반도체 소자의 형성방법.
  9. 청구항 1에 있어서,
    상기 제 2 마스크막은 상기 제 1 마스크막에 대하여 식각선택성을 가지는 것을 특징으로 하는 반도체 소자의 형성방법.
  10. 청구항 9에 있어서,
    상기 제 2 마스크막은 실리콘 산화막이고,
    상기 제 1 마스크막은 실리콘 질화막인 것을 특징으로 하는 반도체 소자의 형성방법.
  11. 청구항 9에 있어서,
    상기 제 2 마스크막은 실리콘 질화막이고,
    상기 제 1 마스크막은 실리콘 산화막인 것을 특징으로 하는 반도체 소자의 형성방법.
  12. 청구항 1에 있어서,
    상기 제 3 마스크막은 상기 제 2 마스크막에 대하여 식각선택성을 가지는 것을 특징으로 하는 반도체 소자의 형성방법.
  13. 청구항 12에 있어서,
    상기 제 3 마스크막은 폴리 실리콘막이고,
    상기 제 2 마스크막은 실리콘 산화막 또는 실리콘 질화막인 것을 특징으로 하는 반도체 소자의 형성방법.
  14. 청구항 1에 있어서,
    상기 제 1 마스크막을 형성하기 전에,
    상기 반도체 기판 상에 주형 산화막을 형성하는 것을 더 포함하는 반도체 소자의 형성방법.
  15. 청구항 14에 있어서,
    상기 제 1 개구부는 홀 형태인 것을 특징으로 하는 반도체 소자의 형성방법.
  16. 청구항 15에 있어서,
    상기 제 1 마스크 미세 패턴은 실린더 형태인 것을 특징으로 하는 반도체 소자의 형성방법.
  17. 청구항 16에 있어서,
    상기 노출된 제 1 마스크 미세 패턴을 마스크로 상기 주형 산화막을 식각하여, 실린더 형태의 주형 산화막 패턴을 형성하는 것을 더 포함하는 반도체 소자의 형성방법.
  18. 청구항 14에 있어서,
    상기 제 1 마스크막을 형성하기 전에,
    상기 주형 산화막 상에 비정질 탄소막을 형성하는 것; 그리고
    상기 비정질 탄소막 상에 반사 방지막을 형성하는 것을 더 포함하는 반도체 소자의 형성방법.
  19. 청구항 18에 있어서,
    상기 노출된 제 1 마스크 미세 패턴을 마스크로 상기 비정질 탄소막과 상기 반사 방지막 그리고 상기 주형 산화막을 식각하여, 실린더 형태의 주형 산화막 패턴을 형성하는 것을 더 포함하는 반도체 소자의 형성방법.
  20. 청구항 17 또는 청구항 19에 있어서,
    상기 주형 산화막 패턴을 콘포멀하게 덮으며, 개구부를 갖는 금속막을 형성하는 것;
    상기 개구부를 채우는 희생 산화막을 형성하는 것;
    상기 희생 산화막에 평탄화 공정을 진행하여, 상기 주형 산화막 패턴을 노출하는 것; 그리고
    상기 희생 산화막과 상기 주형 산화막 패턴을 제거하여 커패시터의 하부전극을 형성하는 것을 더 포함하는 반도체 소자의 형성방법.
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