KR20000026348A - 식각 저지층을 이용한 반도체 메모리 소자의 커패시터 형성방법 - Google Patents

Abstract

식각 저지층을 이용한 반도체 메모리 소자의 커패시터 형성 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자의 커패시터 형성 방법은 반도체 기판상에 제1 층간절연막을 형성하는 단계와, 상기 제1 층간절연막상에 식각 저지층을 형성하는 단계와, 상기 식각 저지층상에 상기 식각 저지층과의 식각 선택비가 큰 물질로 이루어지는 제2 층간절연막을 형성하는 단계와, 상기 제2 층간절연막, 식각 저지층 및 제1 층간절연막을 차례로 식각하여 상기 반도체 기판을 노출시키는 홀을 형성하는 단계와, 상기 홀 내에 전도성 물질을 채워서 플러그를 형성하는 단계와, 상기 플러그 및 제2 층간절연막의 상면에 배리어 물질층을 형성하는 단계와, 상기 배리어 물질층 위에 전극 형성용 도전층을 형성하는 단계와, 상기 식각 저지층을 식각 종말점으로 하는 과도 식각에 의하여 상기 도전층 및 배리어 물질층을 패터닝하여 상기 플러그상에 차례로 적층된 접착층 및 하부 전극을 형성하는 단계를 포함한다.

Description

식각 저지층을 이용한 반도체 메모리 소자의 커패시터 형성 방법

본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 특히 반도체 메모리 소자의 커패시터 형성 방법에 관한 것이다.

반도체 메모리 소자의 커패시터를 형성하는 데 있어서 페로브스카이트(Perovskite) 구조의 강유전체인 (Ba,Sr)TiO₃, SrTiO₃, PZT, PLZT 또는 BaTiO₃와 같은 막질들은 높은 유전 상수와 뛰어난 누설 전류 특성을 가지고 있다. 따라서, 이들 물질들에 대하여 기가비트급 이상의 고집적화된 DRAM 소자의 커패시터의 유전체로 적용될 유망한 물질로서 많은 연구가 이루어지고 있다.

상기 유전 물질들을 사용하여 커패시터를 형성하는 경우, 전극 물질로서 기존에 사용되었던 폴리실리콘을 사용하면 고유전 물질의 결정화를 위한 후속 열처리시 전극이 쉽게 산화되는 문제가 있다. 따라서, 새로운 전극 물질로서 내산화성이 뛰어난 Pt, Ru 또는 Ir 등의 귀금속 물질들과, RuO₂, IrO₂등과 같은 도전성 산화물들이 필연적으로 사용되게 되었다. 그 중에서도 Pt와 같은 백금족 금속은 뛰어난 누설 전류 제어 특성을 제공하고, 안정된 박막 구조를 형성하여 고유전막 커패시터의 하부 전극으로 각광받고 있는 전극 물질이다. 그러나, Pt와 같은 백금족 금속을 커패시터의 하부 전극 형성 물질로 사용할 경우, 스토리지 노드를 형성하기 위한 식각이 어렵고, 층간절연막과의 접착 불량으로 인하여 리프팅(lifting) 현상이 발생된다. 또한, Pt는 플러그(plug)를 구성하는 폴리실리콘과 쉽게 반응하여 백금 실리사이드를 형성하는 문제가 있다. 따라서, 하부 전극의 하부에 TiN 또는 TiN 합금으로 구성되는 접착층을 형성하여 배리어(barrier) 역할을 하도록 하여야 한다.

간단한 스택(stack)형 구조의 고유전막 커패시터를 형성하기 위한 종래 기술에서는 접착층과 그 위에 형성되는 Pt 등의 하부 전극 물질을 스퍼터링 또는 CVD(Chemical Vapor Deposition) 방법으로 증착하고, 스토리지 노드 형성을 위하여 포토리소그래피 공정에 의하여 마스크 패턴을 형성한 후 이를 식각 마스크로 하여 하부 전극과 접착층을 식각하여 스토리지 노드를 형성하게 된다.

스토리지 노드를 형성하는 공정에 있어서, 잘 알려진 바와 같이 접착층 하부의 층간절연막을 과도식각하게 되면 하부 전극 면적을 충분히 사용할 수 있게 되어, 보다 향상된 커패시턴스 값을 얻을 수 있다.

그러나, 식각이 어려운 Pt 등의 하부 전극과 Ti 합금 등의 접착층을 스루풋(through-put)에 유리한 시간 베이스(time base)로 제어하여 과도 식각을 진행하면, 식각의 어려움으로 인해 재현성 있는 스토리지 노드를 형성하기 어렵다. 그 결과, 하부 층간절연막으로 너무 깊이 과도 식각되는 현상이 발생된다.

도 1은 종래 기술에 의한 커패시터 형성 방법에서 상기와 같이 지나친 과도 식각을 행한 경우에 반도체 소자에서 발생될 수 있는 결과를 도시한 단면도이다.

도 1을 참조하여 종래의 커패시터 형성 방법에서 과도 식각의 결과 발생 가능한 반도체 소자상의 문제를 설명하면 다음과 같다.

첫째, 정상적인 DRAM 동작을 위해 이전 공정에서 반도체 기판(1)상에 형성된 비트 라인(2)이 하부 전극(5) 형성시의 과도 식각에 의하여 침해를 받아서 정상적인 DRAM 동작을 구현하기 어렵다.

둘째, 심한 과도 식각은 도 1에 도시한 바와 같이 불필요하게 아스펙트 비(aspect ratio)를 증가시켜서 이후 유전체인 BST와 같은 고유전막(7) 및 상부 전극(8)을 형성할 때 우수한 스텝 커버리지를 얻기 어렵다.

셋째, 도 1에 도시한 바와 같이 심하게 과도 식각된 결과로서 이웃한 하부 전극(5)들을 각각의 전극으로 하는 커패시터 사이에 불필요한 기생 커패시터가 형성되고, 또한 유전체로 사용되는 BST 등의 고유전막(7)이 전도성 물질로 구성되는 비트 라인(2)과 접하게 되어, 커패시터 사이에 비트 라인(2)을 하부 전극으로 하는 원하지 않는 또 하나의 기생 커패시터가 형성되어 정상적인 소자 동작을 방해한다.

넷째, 하부 전극(5)과 고유전막(7)이 접하는 계면은 포지티브 바이어스를 걸어줄 때의 누설 전류값에 영향을 미체게 되는데, 도 1에 도시한 바와 같이 심하게 과도 식각되면 고유전막(7)이 전도성 물질인 하부 전극(7)이나 접착층(6) 외에 절연 물질인 하부의 층간절연막(3)과 접하는 부분의 면적이 커져서 누설 전류 특성을 악화시키는 요인으로 작용한다.

본 발명의 목적은 상기한 종래의 문제점들을 해결하고자 하는 것으로서, 고유전율 커패시터의 형성 공정에서 스토리지 노드 형성시 하부의 비트 라인을 손상시키지 않고 과도 식각을 효과적으로 행하여, 아스펙트 비를 작게 하고 커패시터의 커패시턴스를 증가시킬 수 있는 반도체 소자의 커패시터 형성 방법을 제공하는 것이다.

도 1은 종래 기술에 의한 커패시터 형성 방법에서 상기와 같이 지나친 과도 식각을 행한 경우에 반도체 소자에서 발생될 수 있는 결과를 도시한 단면도이다.

도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 커패시터 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.

상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 커패시터 형성 방법은 반도체 기판상에 제1 층간절연막을 형성하는 단계와, 상기 제1 층간절연막상에 식각 저지층을 형성하는 단계와, 상기 식각 저지층상에 상기 식각 저지층과의 식각 선택비가 큰 물질로 이루어지는 제2 층간절연막을 형성하는 단계와, 상기 제2 층간절연막, 식각 저지층 및 제1 층간절연막을 차례로 식각하여 상기 반도체 기판을 노출시키는 홀을 형성하는 단계와, 상기 홀 내에 전도성 물질을 채워서 플러그를 형성하는 단계와, 상기 플러그 및 제2 층간절연막의 상면에 배리어 물질층을 형성하는 단계와, 상기 배리어 물질층 위에 전극 형성용 도전층을 형성하는 단계와, 상기 식각 저지층을 식각 종말점으로 하는 과도 식각에 의하여 상기 도전층 및 배리어 물질층을 패터닝하여 상기 플러그상에 차례로 적층된 접착층 및 하부 전극을 형성하는 단계를 포함한다.

상기 제1 및 제2 층간절연막은 산화막으로 이루어지고, 상기 식각 저지층은 질화막으로 이루어진다.

상기 식각 저지층은 SiN 또는 SiON으로 이루어진다.

상기 배리어 물질층은 TiN 또는 TiN 합금으로 이루어진다.

본 발명에 의하면, 비트 라인을 침해하지 않고 아스펙트 비를 증가시키거나 기생 커패시터가 형성되는 것을 방지하면서 재현성있게 하부 전극을 형성할 수 있다.

다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.

도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 커패시터 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.

도 2a를 참조하면, 산화막으로 이루어지는 층간절연막(11)이 형성된 반도체 기판(10)상에 TiN 또는 폴리실리콘을 사용하여 비트 라인(20)을 형성한다.

도 2b를 참조하면, 상기 비트 라인(20)을 산화막으로 덮어서 상기 비트 라인(20)을 덮는 제1 층간절연막(12)을 형성하고, 그 위에 상기 층간절연막(12)과의 식각 선택비가 큰 식각 저지층(22)을 형성한다. 본 예에서는 상기 식각 저지층(22)을 SiN 또는 SiON으로 형성한다.

이어서, 상기 식각 저지층(22) 위에 상기 식각 저지층(22)과의 식각 선택비가 큰 제2 층간 절연막(24)을 원하는 두께로 형성한다. 본 예에서는 상기 제2 층간 절연막(24)을 산화막으로 형성한다.

도 2c를 참조하면, 상기 제2 층간 절연막(24), 식각 저지층(22) 및 제1 층간 절연막(12)을 차례로 식각하여 상기 반도체 기판(10)을 노출시키는 홀을 형성한 후, 상기 홀 내에 전도성 물질을 채워서 플러그(30)를 형성한다.

도 2d를 참조하면, 상기 플러그(30) 형성 물질과 후속 공정에서 형성된 하부 전극 형성 물질과의 반응을 억제하고 그들 사이의 접착을 증진시킬 수 있는 배리어(barrier) 물질, 예를 들면 TiN 또는 TiN 합금을 증착하고 그 위에 하부 전극 형성 물질을 증착한다. 그 후, 포토리소그래피 공정에 의하여 이들 증착된 막들을 패터닝하여 접착층(32)과 하부 전극(40)을 형성한다. 이 때, 향상된 커패시턴스 값을 얻기 위하여 하부 전극 면적을 충분히 사용할 수 있도록 상기 제2 층간절연막(24)까지 과도 식각한다. 과도 식각시 상기 식각 저지층(22)이 식각 종말점으로 작용하므로 상기 식각 저지층(22)에 의하여 과도 식각이 재현성 있게 이루어져서 하부의 비트 라인(20)이 노출될 염려가 없고, 원하지 않는 아스펙트 비의 증가와 기생 커패시턴스의 발생을 억제할 수 있는 프로파일을 얻을 수 있다.

도 2e를 참조하면, 상기 하부 전극(40)이 형성된 결과물상에 BST와 같은 고유전 물질을 증착하여 고유전막(50)을 형성하고, 그 위에 상부 전극(60)을 형성하여 고유전율 커패시터를 완성한다.

상기한 바와 같이, 본 발명에 의하면 비트 라인 상부의 층간절연막 내에 층간절연막과의 식각 선택비가 큰 식각 저지층을 형성함으로써, 비트 라인을 침해하지 않고 아스펙트 비를 증가시키거나 기생 커패시터가 형성되는 것을 방지하면서 재현성있게 하부 전극을 형성할 수 있다.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (4)

1. 반도체 기판상에 제1 층간절연막을 형성하는 단계와,

   상기 제1 층간절연막상에 식각 저지층을 형성하는 단계와,

   상기 식각 저지층상에 상기 식각 저지층과의 식각 선택비가 큰 물질로 이루어지는 제2 층간절연막을 형성하는 단계와,

   상기 제2 층간절연막, 식각 저지층 및 제1 층간절연막을 차례로 식각하여 상기 반도체 기판을 노출시키는 홀을 형성하는 단계와,

   상기 홀 내에 전도성 물질을 채워서 플러그를 형성하는 단계와,

   상기 플러그 및 제2 층간절연막의 상면에 배리어 물질층을 형성하는 단계와,

   상기 배리어 물질층 위에 전극 형성용 도전층을 형성하는 단계와,

   상기 식각 저지층을 식각 종말점으로 하는 과도 식각에 의하여 상기 도전층 및 배리어 물질층을 패터닝하여 상기 플러그상에 차례로 적층된 접착층 및 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
2. 제1항에 있어서, 상기 제1 및 제2 층간절연막은 산화막으로 이루어지고, 상기 식각 저지층은 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
3. 제2항에 있어서, 상기 식각 저지층은 SiN 또는 SiON으로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
4. 제1항에 있어서, 상기 배리어 물질층은 TiN 또는 TiN 합금으로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.