KR100475024B1 - 반도체소자의캐패시터형성방법 - Google Patents

반도체소자의캐패시터형성방법 Download PDF

Info

Publication number
KR100475024B1
KR100475024B1 KR1019970044612A KR19970044612A KR100475024B1 KR 100475024 B1 KR100475024 B1 KR 100475024B1 KR 1019970044612 A KR1019970044612 A KR 1019970044612A KR 19970044612 A KR19970044612 A KR 19970044612A KR 100475024 B1 KR100475024 B1 KR 100475024B1
Authority
KR
South Korea
Prior art keywords
film
forming
charge storage
semiconductor device
storage electrode
Prior art date
Application number
KR1019970044612A
Other languages
English (en)
Other versions
KR19990021107A (ko
Inventor
선호정
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019970044612A priority Critical patent/KR100475024B1/ko
Publication of KR19990021107A publication Critical patent/KR19990021107A/ko
Application granted granted Critical
Publication of KR100475024B1 publication Critical patent/KR100475024B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 패터닝하기가 어러운 Pt막을 도전체막으로 사용하는 캐패시터에서, 먼저 윗부분이 돌출된 형태를 갖는 전하저장전극의 모양을 형성해 놓은 다음, 그 상부에 확산방지막 및 도전체막을 층 덮힘 특성이 열악한 스퍼터링 방법으로 증착 함으로써 전하저장전극을 형성하기 위한 별도의 패터닝 공정을 하지 않아 공정을 용이하게 단순화 할 수 있고 그에 따른 반도체소자의 수율 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 캐패시터 형성방법
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로서, 특히 전하저장 전극을 돌출된 형태의 층간절연막으로부터 형성시켜 식각이 어려운 도전충의 패 터닝 없이 전하저장전극을 형성함으로써 공정을 용이하게 하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.
일반적으로, 반도체소자의 고집적화가 1G DRAM급 이상으로 증가됨에 따라캐패시터의 높은 정전용량이 요구되고 있다. 이를 해결하기 위해 캐패시터에 유전상수가 높은 물질을 사용하거나 유전체막의 두께를 얇게 하거나 하부전하저장전극의 표면적을 증대시키는 방법이 대두되고 있다. 이와 같은 방안 중 하나로서 높은 유전상수를 갖는 물질을 적용하려는 시도가 이루어지고 있다.
그래서, 상기와 같이 유전상수가 높은 물질을 유전체막으로 사용하는데, 종래에는 산화규소막과 질화규소막의 적층구조 또는 Ta2O2 등을 사용하였으나 상기의 물질들로도 요구되는 정전용량에 대응할 수 없게 되어, (Ba1-xSrx)TiO3 (이하 BST 라 함) 또는 Pb(ZrxTi1-x)O3 (PZT) 등과 같은 고유전상수를 지니는 물질의 박막이 적용되었다.
도시되어 있지는 않지만, 종래기술에 따른 반도체소자의 캐패시터 제조방법을 살펴보면 다음과 같다.
먼저, 반도체기판 상에 소자분리 산화막과 게이트산화막을 형성하고, 게이트 전극과 소오스/드레인 전극으로 구성되는 모스 전계효과 트랜지스터를 형성하고 전체 표면을 평탄화시킨 후, 상기 구조의 전표면에 층간절연막을 형성한다
그 다음, 상기 소오스/드레인 전극 중 전하저장전극 컨택으로 예정되어 있는 부분 상측의 층간절연막을 제거하여 전하저장전극 컨택홀을 형성하고, 상기 컨택홀 을 통하여 상기 소오스/드레인 전극과 접속되는 컨택 플러그를 형성한 후, 상기 컨택 플러그의 표면에 확산방지막과 도전층의 적층구조로 저장전극을 형성하고, 저장전극 상부에 유전체막을 형성한 다음, 원하는 고유전체 특성을 얻기 위해 열처리공정을 실시하고, 전체표면 상부에 플레이트 전극을 형성하여 캐패시터를 완성한다.
상기와 같은 종래기술에 따른 반도체소자의 캐패시터에서, 고유전율을 갖는 물질을 유전체막으로 사용한 전하저장전극이 우수한 특성을 나타내기 위해서는, 상기 전하저장전극의 패터닝의 패터닝을 정교하게 실시하여야 한다. 그러나, 전하저장전극을 구성하는 Pt, RuO2, IrO2/Ir 등과 같은 물질들은 식각이 용이하지 않아서 상기 전하저장전극을 정교하게 패터닝 하는 데에는 많은 어려움이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 층간절연막 상부에 다결정실리콘 콘택 플러그를 포함하는 전하저장전극 모양을 형성한 후, 층 덮힘특성이 열악한 스퍼터링 방법으로 전하저장전극 모양으로 돌출된 윗 부분에만 확산 방지막 및 도전층을 증착 시키고, 전하저장전극 사이에는 증착 되지 않게 함으로써 전하저장전극을 패터닝 하는 식각 공정 없이 형성하여 공정을 용이하게 하고, 그에따른 반도체소자의 수율을 향상시키는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 캐패시터 형성 방법은,
층간절연막이 구비되는 반도체기판 상부의 전하저장전극 영역에 감광막 패턴을 형성하는 공정과,
상기 감광막 패턴을 식각 마스크로 하여 상기 층간절연막을 소정 두께 건식비등방성 식각하여 전하저장전극 위치에 돌출부가 구비되는 층간절연막을 형성하는 공정과,
상기 돌출부를 통하여 반도체 기판에 접속되는 전하저장전극 콘택 플러그를 형성하는 공정과,
상기 콘택 플러그와 접속되는 확산방지막 및 도전층으로 상기 돌출부 상에 전하저장전극을 형성하는 공정과,
상기 반도체기판 상부에 유전체막과 플레이트 전극을 형성하는 공정을 포함하는 특징으로 한다.
한펀, 이상의 목적을 달성하기 위한 본 발명의 원리는, 반도체기판 상부의 다결정실리콘 콘택 플러그를 갖는 층간절연막을 돌출부 모양으로 형성한 다음, 층덮힘 특성이 열악한 스퍼터링 방법으로 확산방지막과 도전층을 증착 함으로써 전하저장전극의 돌출부에만 상기 확산방지막 및 도전층이 증착 되고, 전하저장전극 사이에는 증착 되지 않게 하여 전하저장전극 패터닝하기 위한 식각공정 없이 전하저장전극을 형성하는 것이다.
이하, 첨부된 도면을 참고로 하여 상세히 설명하기로 한다.
도 1 내지 도 10 은 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11)에 소자분리 절연막(도시안됨), 게이트 산화막(도시안됨), 게이트 전극(도시안됨) 및 비트라인(도시안됨) 등의 하부구조물을 형성한다.
그리고, 상기 반도체기판(11) 상부에 층간절연막(13)을 형성한다. (도 1)
다음, 상기 층간절연막(13) 상부에 전하저장전극을 형성하기 위해 감광막패턴(15)을 형성한다. (도 2)
그 다음, 상기 감광막 패턴(15)을 식각 마스크로 사용하여 상기 층간절연막(13)을 식각한다. 이때, 상기 식각공정은 건식 비등방석 식각공정을 실시함으로써 돌출부를 갖는 전하저장전극 모양을 형성시킨다. (도 3)
그 후, 상기 돌출부를 갖는 전하저장전극 모양의 층간절연막(12)을 콘택마스크로 사용하여 식각공정을 실시함으로써 콘택부분으로 예정되는 부분에 콘택홀(17)을 형성한다. (도 4)
다음, 상기 구조의 전표면에 다결정실리콘막(19)을 화학기상증착방법(Chemical Vapor Deposition, 이하 CVD 라 함)으로 형성한다. 이때, 상기 다결정실리콘(19)은 붕소(boron)가 도핑 되어 있다. (도 5)
그 다음, 상기 콘택홀(도시안됨) 내부에만 상기 다결정실리콘막이 남도록 식각하여 다결정실리콘 콘택 플러그(21)를 형성한다. 여기서, 상기 식각공정은 식 각 마스크를 필요로 하지 않는 비등방성 건식식각 방식의 전면식각 방법으로 실시한다. (도 6)
그리고, 상기 다결정실리콘 콘택 플러그(21)와 후속 공정으로 형성될 도전 층과의 상호확산을 방지하여 열 안정성을 높이기 위한 확산방지막(23)을 증착시킨다. 이때, 상기 확산방지막(23)은 전체기판 상부에 Ti 막과 TiN 막을 스퍼터링 방법을 사용하여 연속적으로 증착 한다. 여기서, 상기 Ti 막은 100 ～ 500 Å 정도의 두께로 증착하고, TiN 막은 200 ～ 1000 Å 정도의 두께로 증착 한다. 상기 스퍼터링 방법은 전하저장전극의 돌출부에만 대부분의 막이 증착 되는 층 덮힘 특성을 갖는다. 그래서, 돌출 되어 있는 전하저장전극의 돌출부에만 막이 증착 되고, 0.2 ㎛이하의 간격을 갖는 전하저장전극 사이에는 거의 증착 되지 않는다. (도 7)
다음, 상기 확산방지막(23) 상부에 도전층(25)인 Pt 막(25)을 상기 Ti 또는TiN 막과 같은 스퍼터링 방법으로 증착 한다.
이 경우도 마찬가지로 전하저장전극 사이에는 간격이 매우 좁아 상기 Pt 막(25)이 거의 증착 되지 않으나, 약간의 막이 존재하기는 한다.
그래서, 상기 전하저장전극 간을 절연시켜야 하기 때문에 짧은 시간동안 스퍼터링 식각방법으로 상기 전하저장전극 사이에 증착 된 막을 제거한다.
상기와 같은 공정을 거치면 전하저장전극 형성을 위한 패터닝공정을 실시하지 않아도 전하저장전극을 형성할 수 있다.
또한, 상기 Pt 막(25)은 식각이 어렵기 때문에 상기와 같은 공정을 실시하면 공정을 용이하게 할 수 있는 이점이 있다. (도 8)
그 다음, 전체표면 상부에 유전체막(27)으로 고유전율을 갖는 BST막을 막을 증착 한다. 이때, 상기 유전체막(27)은 층 덮힘 특성이 우수한 금속유기화학기상증착방 법을 사용하여 (Ba0.5Sr0.5)TiO3 막을 100 ～ 500 Å 정도의 두께로 형성한다. (도 9)
그리고, 상기 유전체막(27) 상부에 플레이트 전극(29)으로 Pt 막을 금속유기 화학기상증착방법으로 증착 하여 반도체소자의 캐패시터를 완성한다. (도 10)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성 방법은, 패터닝하기가 어려운 Pt 막을 도전체막으로 사용하는 캐패시터에서, 먼저 윗부분이 돌출된 형태를 갖는 전하저장전극의 모양을 형성해 놓은 다음, 그 상부에 확산방지막 및 도전체막을 층덮힘 특성이 열악한 스퍼터링 방법으로 증착 함으로써 전하저장전극을 형성하기 위한 별도의 패터닝 공정을 하지 않아 공정을 용이하게 하고 그에 따른 반도체소자의 수율 및 신뢰성을 향상시키는 이점이 있다.
도 1 내지 도 10 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
〈도면의 주요부분에 대한 부호 설명〉
11 : 반도체기판 13 : 층간절연막
15 : 감광막 패턴 17 : 콘택홀
19 : 다결정실리콘 21 : 다결정실리콘 콘택 플러그
23 : 확산방지막 25 : 도전층
27 : 유전체막 29 : 플레이트전극

Claims (9)

  1. 층간절연막이 구비되는 반도체기판 상부의 전하저장전극 영역에 감광막 패턴을 형성하는 공정과,
    상기 감광막 패턴을 식각 마스크로 하여 상기 층간절연막을 소정 두께 건식비등방성 식각하여 전하저장전극 위치에 돌출부가 구비되는 층간절연막을 형성하는 공정과,
    상기 돌출부를 통하여 반도체 기판에 접속되는 전하저장전극 콘택 플러그를 형성하는 공정과,
    상기 콘택 플러그와 접속되는 확산방지막 및 도전층으로 상기 돌출부 상에 전하저장전극을 형성하는 공정과,
    상기 반도체기판 상부에 유전체막과 플레이트 전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법,
  2. 청구항 1 에 있어서,
    상기 확산방지막은 Ti / TiN 의 적층구조로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  3. 청구항 1 및 청구항 2 중 어느 한 항에 있어서,
    상기 확산방지막은 스퍼터링 방법으로 증착 하는 것을 특징으로 하는 반도체소 자의 캐패시터 형성방법.
  4. 청구항 1 에 있어서,
    상기 도전층은 Pt 막인 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  5. 청구항 1 및 청구항 4 중 어느 한 항에 있어서,
    상기 도전층은 스퍼터링 방법으로 증착 하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  6. 청구항 1 에 있어서,
    상기 전하저장전극 영역 사이에 확산방지막과 도전층이 증착된 경우 스퍼터링 식각 방법으로 제거하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  7. 청구항 1 에 있어서,
    상기 유전체막은 고유전율을 갖는 (Ba0.5Sr0.5)TiO3 막을 100 ～ 500 Å 의 두께로 증착 하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  8. 청구항 1 및 청구항 7 중 어느 한 항에 있어서,
    상기 유전체막은 금속유기화학기상증착방법으로 증착 하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
  9. 청구항 1 에 있어서,
    상기 플레이트전극은 Pt 막을 금속유기화학기상증착방법으로 증착 하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
KR1019970044612A 1997-08-30 1997-08-30 반도체소자의캐패시터형성방법 KR100475024B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970044612A KR100475024B1 (ko) 1997-08-30 1997-08-30 반도체소자의캐패시터형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970044612A KR100475024B1 (ko) 1997-08-30 1997-08-30 반도체소자의캐패시터형성방법

Publications (2)

Publication Number Publication Date
KR19990021107A KR19990021107A (ko) 1999-03-25
KR100475024B1 true KR100475024B1 (ko) 2005-08-29

Family

ID=37304256

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970044612A KR100475024B1 (ko) 1997-08-30 1997-08-30 반도체소자의캐패시터형성방법

Country Status (1)

Country Link
KR (1) KR100475024B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9496488B2 (en) 2012-11-02 2016-11-15 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07147329A (ja) * 1993-11-25 1995-06-06 Nec Corp 半導体装置
KR960043215A (ko) * 1995-05-29 1996-12-23 김광호 고유전체막 커패시터의 제조방법
KR970053982A (ko) * 1995-12-16 1997-07-31 김주용 반도체 메모리장치 및 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07147329A (ja) * 1993-11-25 1995-06-06 Nec Corp 半導体装置
KR960043215A (ko) * 1995-05-29 1996-12-23 김광호 고유전체막 커패시터의 제조방법
KR970053982A (ko) * 1995-12-16 1997-07-31 김주용 반도체 메모리장치 및 그 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9496488B2 (en) 2012-11-02 2016-11-15 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
US9978932B2 (en) 2012-11-02 2018-05-22 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same

Also Published As

Publication number Publication date
KR19990021107A (ko) 1999-03-25

Similar Documents

Publication Publication Date Title
US5741722A (en) Method for manufacturing DRAM device using high dielectric constant
JP3384599B2 (ja) 半導体装置及びその製造方法
US5696015A (en) Method of fabricating capacitor structures for inclusion within semiconductor devices
JP3636846B2 (ja) 高誘電体キャパシタの製造方法
KR100273689B1 (ko) 반도체메모리장치및그제조방법
US5219780A (en) Method for fabricating a semiconductor memory cell
KR100399886B1 (ko) 반도체 메모리 소자의 커패시터 형성 방법
KR100355777B1 (ko) 집적회로 구조물 및 그 제조방법
KR100475024B1 (ko) 반도체소자의캐패시터형성방법
KR100333667B1 (ko) 강유전체 메모리 소자의 캐패시터 제조 방법
KR0180784B1 (ko) 반도체소자 캐패시터 형성방법
KR19990057942A (ko) 반도체 장치의 강유전체 캐패시터 제조방법
KR100369868B1 (ko) 반도체소자의 저장전극 형성방법
KR19990003045A (ko) 반도체소자의 커패시터 형성방법
KR100390940B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR100231597B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100476380B1 (ko) 반도체 장치의 실린더형 캐패시터 제조방법
KR0159019B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100334529B1 (ko) 반도체소자의캐패시터형성방법
KR100284077B1 (ko) 강유전체막을 구비하는 반도체소자 및 그 제조방법
KR20010003252A (ko) 반도체소자의 캐패시터 제조방법
KR100614577B1 (ko) 반도체 소자의 캐패시터 형성 방법
KR100468708B1 (ko) 강유전체커패시터및그제조방법
KR100326265B1 (ko) 반도체소자의메모리셀및그제조방법
KR100219510B1 (ko) 에프 램(fram) 셀의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee