KR19990057942A - 반도체 장치의 강유전체 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체 제조 분야에 관한 것으로, 특히 본 발명은 강유전체 메모리 소자(FeRAM) 및 차세대 초고집적 DRAM에 적용되는 반도체 장치의 강유전체 캐패시터 제조 공정에 관한 것이며, 강유전체 캐패시터 제조 공정시 하부전극의 열적 안정성을 확보하는 강유전체 캐패시터의 하부전극 형성방법을 제공하는데 그 목적이 있다. 본 발명에서는 하부전극 확산 방지막으로 사용되는 질화티타늄막을 스퍼터링 방법으로 증착시 질소 함유량을 달리하여 2 단계로 증착한다. 먼저, 제1 질화티타늄막의 증착은 질소 함량이 적은 분위기에서 스퍼터링 증착하여 질화티타늄 내에 티타늄 성분의 함량이 상대적으로 많도록 하고, 바로 산소 분위기의 튜브에서 열처리하여 미리 티타늄실리사이드막을 형성함으로써 후속 열처리 과정에서의 질화티타늄막의 깨어짐을 방지한다. 또한, 산소 분위기에서의 열처리에 의해 질화티타늄 표면을 조밀한 산화질화티타늄(TiON)막으로 만들어서 하부 실리콘으로부터 더 이상의 확산을 막아 준다. 제2 질화티타늄막은 막 내의 질소 함유량이 상대적으로 많도록 하여 성긴 막 구조를 형성함으로써 미리 막 내에 산소를 다량 함유시켜 TiON의 막 구조로 바꿔줌으로써 후속 열처리 과정에서의 산소 확산에 의한 티타늄산화막의 형성을 억제한다.

Description

반도체 장치의 강유전체 캐패시터 제조방법

본 발명은 반도체 제조 분야에 관한 것으로, 특히 본 발명은 강유전체 메모리 소자(FeRAM) 및 차세대 초고집적 DRAM에 적용되는 반도체 장치의 강유전체 캐패시터 제조 공정에 관한 것이다.

종래의 일반적인 캐패시터는 그의 동작 특성 확보에 충분한 정전용량을 제공하기 위하여 하부전극을 3차원 구조화하거나, 유전체 두께를 감소시키는 방법을 사용하여 왔다. 그러나, 반도체 장치의 고집적화에 따라 그 적용 한계에 직면하게 되었다.

이에 따라, FeRAM 및 향후 차세대 반도체 메모리 장치의 캐패시터의 유전막으로서 SrBi₂Ti₂O₃(이하, SBT라 함), Pb(Zr,Ti)O₃(이하, PZT라 함) 등의 고유전체 박막을 사용하는 고유전체 캐패시터에 대한 연구·개발이 진행되고 있다.

이러한 고유전체 캐패시터의 하부전극 재료로서 백금(Pt)이 유력시되고 있다. 일반적으로, 백금 하부전극과 기판간의 불순물 상호 확산을 방지하기 위한 확산 방지막을 사용하는데, 하부전극 확산 방지막으로는 티타늄/질화티타늄막(Ti/TiN막)이 주로 사용되고 있다. 그러나, 고온의 고유전체 박막 증착 공정 및 층간절연막으로 사용되는 BPSG막 형성시의 850℃ 이상의 열처리 공정에 의해 티타늄막이 하부의 실리콘 기판 또는 폴리실리콘 플러그 내의 실리콘(Si)과 반응하여 티타늄실리사이드막을 형성하는데, 이때 티타늄실리사이드막의 응집 현상이 발생하여 질화티타늄막을 깨뜨리고, 또한 하부전극인 백금막 증착 후 열처리 과정을 통한 산소 확산으로 질화티타늄막 표면에 큰 인장 응력을 유발하는 티타늄산화막(TiO₂막)이 형성되어 백금막 표면에 버블(bubble) 형태의 결함 발생을 유발하는 문제점이 있다. 즉, 하부전극의 열적 안정성이 매우 열악하다.

본 발명은 강유전체 캐패시터 제조 공정시 하부전극의 열적 안정성을 확보하는 강유전체 캐패시터의 하부전극 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1f는 본 발명의 일실시예에 따른 반도체 장치의 강유전체 캐패시터 및 그 제조 공정도.

* 도면의 주요 부분에 대한 부호의 설명

10 : 실리콘 기판 11 : 소자 분리막

12 : 게이트 산화막 13 : 워드라인

14 : 스페이서 산화막 15 : 접합 영역

16 : 층간절연막 17 : 폴리실리콘 플러그

18 : 제1 질화티타늄막 19 : 티타늄실리사이드막

20 : 제2 질화티타늄막 21, 25 : 백금막

22 : PZT막 23 : TiO₂막

24 : 실리콘질화막 26 : BPSG막

본 발명에서는 하부전극 확산 방지막으로 사용되는 질화티타늄막을 스퍼터링 방법으로 증착시 질소 함유량을 달리하여 2 단계로 증착한다. 먼저, 제1 질화티타늄막의 증착은 질소 함량이 적은 분위기에서 스퍼터링 증착하여 질화티타늄 내에 티타늄 성분의 함량이 상대적으로 많도록 하고, 바로 산소 분위기의 튜브에서 열처리하여 미리 티타늄실리사이드막을 형성함으로써 후속 열처리 과정에서의 질화티타늄막의 깨어짐을 방지한다. 또한, 산소 분위기에서의 열처리에 의해 질화티타늄 표면을 조밀한 산화질화티타늄(TiON)막으로 만들어서 하부 실리콘으로부터 더 이상의 확산을 막아 준다. 제2 질화티타늄막은 막 내의 질소 함유량이 상대적으로 많도록 하여 성긴 막 구조를 형성함으로써 미리 막 내에 산소를 다량 함유시켜 TiON의 막 구조로 바꿔줌으로써 후속 열처리 과정에서의 산소 확산에 의한 티타늄산화막의 형성을 억제한다. 즉, 본 발명은 확산 방지막인 질화티타늄막의 2 단계 증착을 통해 열적 안정성이 우수한 하부전극을 형성할 수 있도록 하는 기술이다.

상술한 본 발명의 기술적 원리로부터 제공되는 특징적인 강유전체 캐패시터의 하부전극 형성방법은 소정의 하부층이 형성된 실리콘 기판에 전기적으로 콘택되는 제1 질화티타늄막을 전체구조 상부에 증착하되, 상기 제1 질화티타늄막 내에 잉여 티타늄이 존재하도록 하는 단계; 산화 분위기에서 열처리를 실시하여 상기 제1 질화티타늄막 하부에 티타늄실리사이드막을 형성하고, 상기 제1 질화티타늄막 표면에 산화질화티타늄막을 형성하는 단계; 상기 제1 질화티타늄막 상부에 제2 질화티타늄막을 증착하되, 상기 제2 질화티타늄막 내에 잉여 질소가 존재하도록 하는 단계; 상기 제2 질화티타늄막 상부에 하부전극용 전도막을 형성하는 단계를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 소개한다.

첨부된 도면 도 1a 내지 도 1f는 본 발명의 일실시예에 따른 강유전체 캐패시터 제조 공정을 도시한 것으로, 이하 이를 참조하여 그 공정을 살펴본다.

우선, 도 1a에 도시된 바와 같이 소자 분리막(11) 및 트랜지스터 형성 공정을 마친 실리콘 기판(10) 상부에 층간절연막(16)을 증착하고, 이를 선택 식각하여 접합 영역(15)을 노출시키는 콘택홀을 형성한 다음, 화학기상증착법으로 전체구조 상부에 폴리실리콘막을 증착하고, 이를 에치백하여 폴리실리콘 플러그(17)를 형성한다. 도면 부호 '12'는 게이트 산화막, '13'은 워드라인, '14'는 스페이서 산화막을 각각 나타낸 것이다.

다음으로, 도 1b에 도시된 바와 같이 전체구조 상부에 제1 질화티타늄막(18)을 증착하고, 산소 분위기 및 500℃ 이상의 온도에서 열처리를 실시하여 제1 질화티타늄막(18)의 표면에 막 구조가 조밀한 TiON막을 형성하고, 제1 질화티타늄막(18) 내의 티타늄(Ti)과 폴리실리콘 플러그(17)의 실리콘(Si)을 반응시켜 그 계면 부분에서 티타늄실리사이드막(19)을 형성한다. 여기서, 제1 질화티타늄막(18) 증착시 질소 함유량이 적은 상태에서 스퍼터링 증착하여 제1 질화티타늄막(18) 내에 티타늄(Ti)의 함량이 상대적으로 많게 한다. 이는 후속 실리사이드 반응을 고려한 것이다.

계속하여, 도 1c에 도시된 바와 같이 제1 질화티타늄막(18) 상에 스퍼터링 챔버 내의 질소량을 많게 하고 정착 온도가 상온인 상태에서 막 내에 잉여 질소 함유량이 많은 제2 질화티타늄막(20)을 증착한다. 이때, 제2 질화티타늄막(20)은 잉여 질소에 의해 성긴 막 구조를 가지기 때문에 막 내에 산소가 많이 함유된 TiON 구조를 쉽게 형성할 수 있다. 이는 후속 강유전체 박막 열처리 과정에서 산소 확산으로 인한 티타늄산화막(TiO₂막)의 형성을 억제하는 역할을 수행한다. 위에서, 제1 및 제2 질화티타늄막(18, 20)의 전체 두께는 200∼2000Å로 증착하고, 각각 거의 같은 두께로 증착할 수 있다.

이어서, 도 1d에 도시된 바와 같이 전체구조 상부에 하부전극으로서 1000∼3000Å 두께의 백금막(21) 및 PZT막(22)을 형성하고, PZT막(22) 및 백금막(21)을 차례로 선택 식각하여 스토리지 노드를 디파인한다.

다음으로, 도 1e에 도시된 바와 같이 캐패시터 보호막(capacitor barrier)인 TiO₂막(23) 및 실리콘산화막(SiO₂막)(24)을 전체구조 상부에 차례로 증착한 다음, 이를 패터닝하여 실제 캐패시터의 면적을 정의한다.

끝으로, 도 1f에 도시된 바와 같이 전체구조 상부에 백금막(25)을 증착하고 이를 패터닝하여 상부전극을 정의하고, 전체구조 상부에 층간절연막인 BPSG막(26)을 증착하여 절연을 이룬다.

상기한 일실시예에서는 상부전극 및 하부전극을 백금막으로 한정하여 설명하였으나, 이는 본 발명의 바람직한 실시예에 해당하는 것으로, 본 발명은 다른 전도막 사용할 때에도 적용할 수 있다.

또한, 본 발명은 유전체막으로서 PZT막 외의 다른 강유전체를 사용한 경우에도 적용된다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

이상에서와 같이 본 발명은 하부전극의 열적 안정성을 확보하여 캐패시터의 특성을 개선하는 효과가 있으며, 이로 인하여 차세대 고집적 DRAM 및 강유전체 메모리 소자의 신뢰도 및 성능의 향상을 기대할 수 있다.

Claims (3)

1. 소정의 하부층이 형성된 실리콘 기판에 전기적으로 콘택되는 제1 질화티타늄막을 전체구조 상부에 증착하되, 상기 제1 질화티타늄막 내에 잉여 티타늄이 존재하도록 하는 단계;

   산화 분위기에서 열처리를 실시하여 상기 제1 질화티타늄막 하부에 티타늄실리사이드막을 형성하고, 상기 제1 질화티타늄막 표면에 산화질화티타늄막을 형성하는 단계;

   상기 제1 질화티타늄막 상부에 제2 질화티타늄막을 증착하되, 상기 제2 질화티타늄막 내에 잉여 질소가 존재하도록 하는 단계;

   상기 제2 질화티타늄막 상부에 하부전극용 전도막을 형성하는 단계

   를 포함하여 이루어진 강유전체 캐패시터의 하부전극 형성방법.
2. 제 1 항에 있어서,

   상기 제1 및 제2 질화티타늄막의 두께의 합이 200 내지 2000Å인 강유전체 캐패시터의 하부전극 형성방법.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 제1 질화티타늄막이 폴리실리콘 플러그를 통해 상기 실리콘 기판과 전기적으로 콘택되는 강유전체 캐패시터의 하부전극 형성방법.