KR100463241B1 - 접착막의 산화를 방지할 수 있는 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 실리콘산화막과 Pt막의 접착막으로 사용되는 Ti막의 산화를 방지하여 접착 특성 저하를 억제할 수 있는 캐패시터 제조 방법에 관한 것으로, 실리콘산화막 상에 실리콘질화막 및 Ti막을 형성하고 열처리하여 티타늄실리콘질화막(Ti-Si-N막)을 형성하여 후속 고온 공정에서 Ti막이 산화되는 것을 방지하는 방법이다.
Description
본 발명은 반도체 장치 제조 분야에 관한 것으로, 하부전극과 층간절연막의 접착력을 향상시키기 위한 Ti막의 산화를 방지할 수 있는 캐패시터 제조 방법에 관한 것이다.
FeRAM(ferroelectric random access memory) 등의 반도체 소자를 이루는 캐패시터의 하부전극 형성에서 폴리실리콘 플러그(polysilicon plug) 구조를 사용하지 않고, 층간절연막을 이루는 BPSG(borophosphosilicate glass) 또는 중온산화막(medium temperature oxide) 등의 실리콘산화막 상에 Pt막으로 하부전극을 형성할 경우 Pt막과 실리콘산화막의 접착력이 양호하지 않아 Pt막과 실리콘산화막 모두와 접착 특성이 양호한 Ti막을 접착막으로 형성한다.
그러나, 캐패시터 형성 과정에서 수반되는 고온 공정에서 티타늄 원자의 대부분이 Pt막으로 이동하여 티타늄막과 실리콘산화막간의 계면이 취약해질 뿐만 아니라, Pt막으로 확산된 티타늄이 Pt막 내에서 산화되어 TiO2로 변화함으로써 부피가 팽창하여 Pt 하부전극에 큰 압축 응력이 발생한다. 압축응력의 해소과정에서 하부전극 표면에 힐락(hillock)이 다량 발생하여 표면 거칠기가 증가한다. 표면 거칠기의 증가에 따라 강유전체 박막의 누설전류가 증가하여 소자 특성을 저하시키는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 실리콘산화막과 Pt막의 접착막으로 사용되는 Ti막의 산화를 방지하여 접착특성 저하를 억제할 수 있는, 접착막의 산화를 방지할 수 있는 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 형성된 층간절연막 상에 실리콘질화막 및 Ti막을 형성하는 제1 단계; 상기 Ti막 상에 하부전극을 형성하는 제2 단계; 열처리 공정을 실시하여 상기 하부전극과 상기 층간절연막 사이에 제1 티타늄실리콘질화막을 형성하는 제3 단계; 상기 하부전극 상에 유전막을 형성하는 제4 단계; 상기 유전막과 상기 하부전극의 측벽을 감싸는 산화막을 형성하고, 상기 산화막 상에 실리콘질화막 및 Ti막을 형성하고 열처리 공정을 실시하여 제2 티타늄실리콘질화막을 형성하는 제5 단계; 상기 제2 티타늄실리콘질화막 및 상기 산화막을 선택적으로 식각하여 상기 유전막을 노출시키는 제6 단계; 및 상기 유전막과 접하는 상부전극을 형성하는 제7 단계를 포함하는 반도체 소자의 캐패시터 형성 방법.
본 발명은 하부전극 또는 상부전극을 이루는 Pt막과 실리콘산화막 사이에 티타늄실리콘질화막(이하, Ti-Si-N막이라 함)을 형성하여 접착막의 산화를 방지하는 방법이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도1a 내지 도1d는 본 발명의 일실시예에 따른 반도체 소자의 캐패시터 형성 공정 단면도이다.
먼저, 도1a에 도시한 바와 같이 반도체 기판(10) 상에 형성된 제1 층간절연막(11) 상에 화학기상증착법으로 50 Å 내지 500 Å 두께의 실리콘질화막(Si3N4)(12)을 형성한다. 상기 층간절연막(11)은 반도체 기판(10) 상에 차례로 형성된 BPSG막 및 중온산화막으로 이루어진다. 실리콘질화막은 열팽창 계수가 실리콘산화막과 비슷하기 때문에 박막이 비교적 안정적이다.
이어서, 실리콘질화막(12) 상에 50 Å 내지 500 Å 두께의 Ti막(13) 및 하부전극을 이룰 제1 Pt막(14)을 인시튜(in-situ)로 형성한다.
다음으로, 도1b에 도시한 바와 같이 열처리 공정을 실시하여 실리콘질화막(12)과 Ti막(13)을 반응시켜 제1 Ti-Si-N막(20)을 형성한다. 상기 열처리 공정은 N2와 H2의 혼합 분위기 또는 N2 분위기에서 600 ℃ 내지 900 ℃ 온도로 급속열처리(RTP, rapid thermal process)를 실시하거나, 관상로(furnace)를 이용하여 실시한다.
다음으로, 도1c에 도시한 바와 같이 제1 Pt막(14) 상에 SrBi2Ta2O9 등으로 유전막(15)을 형성하고, 유전막(15), 제1 Pt막(14) 및 제1 Ti-Si-N막(20)을 선택적으로 식각하여 패턴을 형성한다. 이어서, 유전막(15), 제1 Pt막(14) 및 제1 Ti-Si-N막(20)으로 이루어지는 패턴의 측벽을 감싸는 SiO2막(16)을 전체 구조 상에 형성하고, SiO2막(16) 상에 실리콘질화막 및 Ti막을 형성한 후 열처리를 실시하여 제2 Ti-Si-N막(21)을 형성한다.
상기 SiO2막(16)은 확산방지막으로서 역할을 하며, 상기 제2 Ti-Si-N막(21)의 형성 방법은 상기 제1 Ti-Si-N막(20)과 동일하다.
다음으로, 도1d에 도시한 바와 같이 제2 Ti-Si-N막(21)과 SiO2막(16)을 선택적으로 식각하여 유전막(15)을 노출시키고, 상부전극을 이룰 제2 Pt막(17)을 형성하여 유전막(15)과 접하도록 한다. 이어서, 제2 Pt막(17), 제2 Ti-Si-N막(21) 및 SiO2막(16)을 선택적으로 식각하여 패턴을 형성하고, 전체 구조 상에 제2 층간절연막(18)을 형성한 다음, 제2 층간절연막(18)을 선택적으로 식각하여 제2 Pt막(17)을 노출시키고, 노출된 제2 Pt막(17)과 반도체 기판(10)을 연결하는 금속배선(19)을 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 캐패시터 형성시 수반되는 고온 공정에서 하부전극 및 상부전극과 실리콘산화막의 접착이 불량해지는 것을 방지할 수 있을 뿐만 아니라 Ti막의 산화에 따른 Pt막 표면 특성 저하를 억제함으로써 캐패시터의 전기적 특성 저하를 방지할 수 있다.
도1a 내지 도1d는 본 발명의 일실시예에 따른 반도체 소자의 캐패시터 형성 공정 단면도
* 도면의 주요 부분에 대한 도면 부호의 설명
10: 반도체 기판 11, 18: 층간절연막
12: 실리콘질화막 13: Ti막
14, 17: Pt막 15: 유전막
16: SiO2막 20, 21: Ti-Si-N막
Claims (6)
- 반도체 소자의 캐패시터 형성 방법에 있어서,반도체 기판 상에 형성된 층간절연막 상에 실리콘질화막 및 Ti막을 형성하는 제1 단계;상기 Ti막 상에 하부전극을 형성하는 제2 단계;열처리 공정을 실시하여 상기 하부전극과 상기 층간절연막 사이에 제1 티타늄실리콘질화막을 형성하는 제3 단계;상기 하부전극 상에 유전막을 형성하는 제4 단계;상기 유전막과 상기 하부전극의 측벽을 감싸는 산화막을 형성하고, 상기 산화막 상에 실리콘질화막 및 Ti막을 형성하고 열처리 공정을 실시하여 제2 티타늄실리콘질화막을 형성하는 제5 단계;상기 제2 티타늄실리콘질화막 및 상기 산화막을 선택적으로 식각하여 상기 유전막을 노출시키는 제6 단계; 및상기 유전막과 접하는 상부전극을 형성하는 제7 단계를 포함하는 반도체 소자의 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 하부전극 및 상기 상부전극을 Pt막으로 형성하는 반도체 소자의 캐패시터 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제3 단계 및 상기 제5 단계에서,상기 열처리 공정은 N2 와 H2의 혼합 분위기 또는 N2 분위기에서 600 ℃ 내지 900 ℃ 온도로 급속열처리(rapid thermal process)를 실시하는 반도체 소자의 캐패시터 형성 방법.
- 제 3 항에 있어서,상기 층간절연막은 상기 반도체 기판 상에 차례로 형성된 BPSG(borophosphosilicate glass)막 및 중온산화막(medium temperature oxide)으로 이루어지는 반도체 소자의 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 제1 단계의 상기 Ti막과 상기 하부전극을 인시튜(in-situ)로 형성하는 반도체 소자의 캐패시터 형성 방법.
- 제 3 항에 있어서,상기 제1 단계에서,상기 Ti막 및 상기 실리콘질화막을 각각 50 Å 내지 500 Å 두께로 형성하는 반도체 소자의 캐패시터 형성 방법.
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