KR100329773B1 - 에프램 소자 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 36
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims abstract description 63
- 238000005530 etching Methods 0.000 claims abstract description 34
- 230000001681 protective effect Effects 0.000 claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 claims abstract description 18
- 238000010438 heat treatment Methods 0.000 claims abstract description 14
- 239000010410 layer Substances 0.000 claims description 30
- 239000011229 interlayer Substances 0.000 claims description 27
- 239000003990 capacitor Substances 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000012298 atmosphere Substances 0.000 claims description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 9
- 239000001301 oxygen Substances 0.000 claims description 9
- 229910052760 oxygen Inorganic materials 0.000 claims description 9
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 5
- 229910052786 argon Inorganic materials 0.000 claims description 3
- 239000007789 gas Substances 0.000 claims 2
- 238000009792 diffusion process Methods 0.000 abstract description 12
- 229920000642 polymer Polymers 0.000 abstract description 8
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 3
- 239000012299 nitrogen atmosphere Substances 0.000 abstract description 2
- 230000001590 oxidative effect Effects 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 149
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 238000000059 patterning Methods 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000002313 adhesive film Substances 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 강유전체막으로 Ti가 확산되는 것을 방지하고, 보호산화막과 상부전극의 접착력을 향상시키고, 상부전극 형성 과정에서 중합체가 발생하는 것을 방지할 수 있는 FRAM 소자 제조 방법에 관한 것으로, 상부전극 상에 TiN막을 형성하여 상부전극을 통하여 강유전체막으로 Ti가 확산되는 것을 억제하고, 상부전극을 이루는 Pt막 상에 TiN막 패턴을 형성하고 TiN막 패턴을 식각마스크로 이용하여 Pt막을 식각함으로써 Pt 상부전극을 형성하여 감광막 이용에 따른 중합체 발생을 방지하는데 특징이 있다. 또한, 패턴 형성을 위한 식각 공정 후 질소분위기 열처리 공정을 실시하여 TiN막의 확산효과를 증가시키고 식각에 의한 손상을 보상하는데 다른 특징이 있다. 또한, 본 발명은 TiN막을 산화시켜 TiOx를 형성함으로써 Pt 상부전극과 보호산화막과의 접착력을 향상시키는데 또 다른 특징이 있다.
Description
본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 강유전체 캐패시터를 구비하는 FRAM(ferroelectric random access memory) 소자 제조 방법에 관한 것이다.
반도체 소자 제조 공정에서 Ti막은 금속막과 산화물 사이의 접착력을 향상시키기 위한 접착막으로서 형성된다. 또한, 트랜지스터의 활성영역에 콘택을 형성할 경우 콘택 저항을 낮추기 위한 실리사이드를 형성을 위해 이용되기도 하는데, 이와 같이 실리사이드를 형성할 경우에는 Ti와 Si의 확산을 방지하기 위하여 확산방지막으로서 TiN막을 사용한다. 따라서, 일반적으로 금속 배선시에는 금속 배선층 밑에 TiN/Ti 적층구조를 사용하게 된다. 이러한 구조를 FRAM의 상부전극과 트랜지스터의 활성영역 사이를 연결하는 배선 공정에 사용하는 경우에는 Pt 상부전극 위에 형성된 Ti가 후속 고온 열처리 공정에서 Pt의 계면을 따라 강유전체막으로 확산되는데, 강유전체막이 SrBi2Ta2O9로 이루어진 경우에는 강유전체 특성을 저하시키는 문제점이 있다.
또한, FRAM 소자에서 Pt를 상부전극으로 사용하는 경우, 캐패시터의 상·하부 전극 및 강유전체막의 측벽을 감싸는 보호산화막(capping oxide)과 Pt 상부전극 사이의 접착력이 나쁘다. 이러한 이유로, 캐패시터 형성을 완료한 후 층간절연막을 형성하고 층간절연막을 선택적으로 식각하여 콘택홀을 형성한 후 실시하는세정(cleaning) 공정에서 박막의 들림(lifting) 현상이 발생한다.
또한, 상부전극을 형성하기 위한 Pt막 패터닝(pattering) 과정에서 감광막 패턴을 식각마스크로 사용하는 경우, 감광막 두께만큼의 높이를 갖는 Pt 중합체(polymer)가 울타리(fence) 형태로 잔류하게 되어 이후의 세정 공정에서도 제거되지 않는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 강유전체막으로 Ti가 확산되는 것을 방지하고, 보호산화막과 상부전극의 접착력을 향상시키고, 상부전극 형성 과정에서 중합체가 발생하는 것을 방지할 수 있는 FRAM 소자 제조 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1i는 본 발명의 일실시예에 따른 FRAM 제조 공정 단면도,
도2a 내지 도2c는 본 발명의 다른 실시예에 따른 FRAM 제조 공정 단면도.
* 도면의 주요 부분에 대한 도면 부호의 설명
16, 24, 27: 층간절연막 18: Ti막
19, 21: Pt막 20: 강유전체막
22: TiN막 23: 보호산화막
25: TiN/Ti막 26: 금속막
18A: Ti막 패턴 19A: Pt 하부전극
20A: 강유전체막 패턴 21A: Pt 상부전극
22A: TiN막 패턴 22B: TiOx막 패턴
26A: 금속배선 C1, C2, CA, CB: 콘택홀
상기와 같은 목적을 달성하기 위한 본 발명은 트랜지스터 형성 공정이 완료된 반도체 기판 상에 제1 층간절연막을 형성하는 제1 단계; 상기 제1 층간절연막 상에 캐패시터의 하부전극을 이룰 제1 전도막, 강유전체막, 상부전극을 이룰 제2 전도막을 형성하는 제2 단계; 상기 제2 전도막 상에 TiN막을 형성하고, 상기 TiN막을 선택적으로 식각하여 상부전극을 정의하는 TiN막 패턴을 형성하는 제3 단계; 상기 TiN막 패턴을 식각마스크로 상기 제2 전도막을 식각하여 상부전극을 형성하는 제4 단계; 및 상기 강유전체막 및 상기 제1 전도막을 선택적으로 식각하여 강유전체막 패턴 및 하부전극을 형성하는 제5 단계를 포함하는 에프램 소자 제조 방법을 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은, 트랜지스터 형성 공정이 완료된 반도체 기판 상에 제1 층간절연막을 형성하는 제1 단계; 상기 제1 층간절연막 상에 캐패시터의 하부전극을 이룰 제1 전도막, 강유전체막, 상부전극을 이룰 제2 전도막을 형성하는 제2 단계; 상기 제2 전도막 상에 TiN막을 형성하고, 상기 TiN막을 선택적으로 식각하여 상부전극을 정의하는 TiN막 패턴을 형성하는 제3 단계; 상기 TiN막 패턴을 식각마스크로 상기 제2 전도막을 식각하여 상부전극을 형성하는 제4 단계; 상기 강유전체막 및 상기 제1 전도막을 선택적으로 식각하여 강유전체막 패턴 및 하부전극을 형성하는 제5 단계; 산소 분위기에서 열처리를 실시하여 상기 TiN막 패턴을 TiOx(x는 1 내지 2)막 패턴으로 변환시키는 제6 단계; 및 상기 TiOx막 패턴의 상부와 TiOx막 패턴, 상기 상부전극, 상기 강유전체막 패턴 및 상기 하부전극의 측벽을 감싸 보호산화막(capping oxide)을 형성하는 제7 단계를 포함하는 에프램 소자 제조 방법을 제공한다.
본 발명은 상부전극 상에 TiN막을 형성하여 상부전극을 통하여 강유전체막으로 Ti가 확산되는 것을 억제하고, 상부전극을 이루는 Pt막 상에 TiN막 패턴을 형성하고 TiN막 패턴을 식각마스크로 이용하여 Pt막을 식각함으로써 Pt 상부전극을 형성하여 감광막 이용에 따른 중합체 발생을 방지하는데 특징이 있다.
또한, 본 발명은 패턴 형성을 위한 식각 과정 후 질소분위기 열처리 공정을 실시하여 TiN막의 확산효과를 증가시키고 식각에 의한 손상을 보상하는데 다른 특징이 있다.
또한, 본 발명은 TiN막을 산화시켜 TiOx를 형성함으로써 Pt 상부전극과 보호산화막과의 접착력을 향상시키는데 다른 특징이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 FRAM 소자 제조 방법을 설명한다.
도1a 내지 도1h는 본 발명의 일실시예에 따른 FRAM 소자 제조 공정 단면도이다.
먼저, 도1a에 도시한 바와 같이 소자분리막(11)이 형성된 반도체 기판(10)에 게이트 산화막(12), 게이트 전극(13), 활성영역(14)으로 이루어지는 트랜지스터 및 비트라인(15)을 형성하고, 비트라인(15) 형성이 완료된 전체 구조상에 BPSG(boro-phospho-silicate-glass) 등으로 제1 층간절연막(16)을 형성하고, 제1 층간절연막(16) 상에 중온산화막(medium temperature oxide)(17)을 형성한 다음, 중온산화막(17) 상에 캐패시터의 하부전극을 이룰 50 Å 내지 500 Å 두께의 Ti막(18) 및 1000 Å 내지 3000 Å 두께의 제1 Pt막(19)을 형성한다. 이때, Ti막(18) 형성 후 진공을 깨뜨리지 않고 즉, 인시튜(in-situ)로 제1 Pt막(19)을 형성하며, 제1 Pt막(19) 형성 후, 노(furnace)를 이용하여 400 ℃ 내지 900 ℃ 온도의 산소(O2) 분위기에서 10분 내지 2 시간 정도 열처리를 실시하여, 제1 Pt막(19)과 반응하지 않은 Ti를 산화시켜 이후의 공정에서 Ti의 확산에 의한 강유전체막의 물성저하를 방지한다. 이어서, 제1 Pt막(19) 상에 스핀코팅(spin coating), LSMCD(liquid source mixed chemical deposition), 화학기상증착법(chemical vapor deposition) 또는 물리기상증착법(physical vapor deposition)으로 SrBi2Ta2O9강유전체막(20)을 형성한 후, 강유전체막(20) 상에 상부전극을 이룰 1000 Å 내지 3000 Å 두께의 제2 Pt막(21) 및 300 Å 내지 1000 Å 두께의 TiN막(22)을 형성한다.
다음으로, 도1b에 도시한 바와 같이 TiN막(22) 상에 상부전극을 정의하는 제1 감광막 패턴(PR1)을 형성하고, 제1 감광막 패턴(PR1)을 식각마스크로 TiN막(22)을 식각하여 TiN막 패턴(22A)을 형성한다.
다음으로, 도1c에 도시한 바와 같이 제1 감광막 패턴(PR1)을 제거하고, TiN막 패턴(22A)을 하드 마스크(hard mask)로 이용하여 제2 Pt막(21)을 식각해서 Pt 상부전극(21A)을 형성한다.
다음으로, 도1d에 도시한 바와 같이 하부전극을 정의하는 제2 감광막 패턴(PR2)을 형성하고, 제2 감광막 패턴(PR2)을 식각마스크로 강유전체막(20), 제1 Pt막(19) 및 Ti막(18)을 식각하여, 강유전체막 패턴(20A), Pt 하부전극(19A) 및 Ti막 패턴(18A)을 형성한다.
다음으로, 도1e에 도시한 바와 같이 제2 감광막 패턴(PR2)을 제거하고, TiN막 패턴(22A)을 제거하지 않고, 400 ℃ 내지 900 ℃ 온도 범위의 질소(N2) 또는 아르곤(Ar) 등의 불활성 가스 분위기에서 노(furnace)를 이용한 열처리 또는 급속열처리(rapid thermal process, RTP)를 10 분 내지 2 시간 동안 실시하여, 이후의 공정에서 TiN막 패턴(22A)이 산화되는 것을 방지하고 트랜지스터와 캐패시터 사이의 배선 형성 공정에서 TiN막 패턴(22A)이 확산방지막으로서 역할 하도록 한다. 또한, 이러한 과정으로 패턴 형성을 위한 식각과정에서 발생한 식각 손상을 동시에 보상할 수 있다.
다음으로, 도1f에 도시한 바와 같이 전체 구조상에 TEOS(tetra-ethyl-ortho-silicate)로 보호산화막(capping oxide)(23)을 형성하여 TiN막 패턴(22A)의 상부와 TiN막 패턴(22A), Pt 상부전극(21A), 강유전체막 패턴(20A), Pt 하부전극(19A) 및 Ti막 패턴(18A)의 측벽을 감싸고, 보호산화막(23) 상에 제2 층간절연막(24)을 형성한다.
다음으로, 도1g에 도시한 바와 같이 제2 층간절연막(24), 보호산화막(23)을 선택적으로 식각하여 TiN막 패턴(22A)을 노출시키는 제1 콘택홀(C1)을 형성하고, 제2 층간절연막(24), 보호산화막(23), 중온산화막(17) 및 제1 층간절연막(16)을 선택적으로 식각하여 트랜지스터의 활성영역(14)을 노출시키는 제2 콘택홀(C2)을 형성한다.
다음으로, 도1h에 도시한 바와 같이 이후에 형성될 금속배선과 산화물 사이의 접착력 향상시키기 위한 Ti막 및 Si와 Ti의 확산을 방지하기 위한 TiN막으로 이루어지는 TiN/Ti막(25)을 형성하고, TiN/Ti막(25) 상에 W 또는 Al 등의 금속막(26)을 형성한다.
다음으로, 도1i에 도시한 바와 같이 금속막(26)을 선택적으로 식각하여 제1 콘택홀(C1) 및 제2 콘택홀(C2)을 통하여 트랜지스터의 활성영역(14) 및 상기 캐패시터를 연결하는 금속배선(26A)을 형성하고, 제3 층간절연막(27)을 형성한다.
전술한 본 발명의 일실시예에서는 TiN막 패턴(22A)을 하드마스크로 이용하여 제2 Pt막(21)을 식각함으로써 감광막 패턴을 식각마스크로 이용하는 패터닝 과정에 서 발생하는 중합체의 생성을 방지할 수 있다. 또한, TiN막 패턴(22A)을 고온에서 질소처리하여 이후의 금속배선 형성 공정에서 형성되는 Ti가 강유전체막(20)으로 확산되는 것을 효과적으로 억제할 수 있다.
본 발명의 다른 실시예에 따른 FRAM 소자 제조 공정 방법을 도2a 내지 도2c를 참조하여 설명한다.
먼저, 전술한 본 발명의 일실시예의 도1a 내지 도1e의 공정에 따라 TiN막 패턴(22A), 캐패시터의 Pt 상부전극(21A), SrBi2Ta2O9강유전체막 패턴(20A), Pt 하부전극(19A) 및 Ti막 패턴(18A) 형성을 완료한다.
다음으로, 도2a에 도시한 바와 같이 TiN막 패턴(22A)을 제거하지 않고, 400 ℃ 내지 900 ℃ 온도 범위의 산소(O2) 분위기에서 노(furnace)를 이용한 열처리 또는 급속열처리(rapid thermal process, RTP)를 10 분 내지 2 시간 동안 실시하여, TiN을 TiOx(x는 1 내지 2)로 상변화시킴으로써 TiN막 패턴(22A)을 TiOx막 패턴(22B)으로 변화시킨다. 이와 같이 산소 분위기에서 열처리를 실시하여 TiN막 패턴을 TiOx막 패턴으로 변환시킴으로써 이후에 형성될 보호산화막과 Pt 상부전극의 접착력을 향상시킨다. 또한, 산소분위기에서 열처리를 실시함으로써 식각손상에 의한 강유전체막의 손상을 보상하는 효과를 얻을 수도 있다.
다음으로, 도2b에 도시한 바와 같이 전체 구조상에 TEOS로 보호산화막(23)을 형성하여 TiOx막 패턴(22B)의 상부와 TiOx막 패턴(22B), Pt 상부전극(21A), 강유전체막 패턴(20A), Pt 하부전극(19A) 및 Ti막 패턴(18A)의 측벽을 감싸고, 보호산화막(23) 상에 제2 층간절연막(24)을 형성한다. 이어서, 제2 층간절연막(24), 보호산화막(23) 및 TiOx막 패턴(22B)을 선택적으로 식각하여 Pt 상부전극(21A)을 노출시키는 제1 콘택홀(CA)을 형성하고, 제2 층간절연막(24), 보호산화막(23), 중온산화막(17) 및 제1 층간절연막(16)을 선택적으로 식각하여 트랜지스터의 활성영역(14)을 노출시키는 제2 콘택홀(CB)을 형성한다.
다음으로, 도2c에 도시한 바와 같이 제1 콘택홀(CA) 및 제2 콘택홀(CB)을 통하여 트랜지스터의 활성영역(14) 및 상기 캐패시터를 연결하는 금속배선(26A)을 형성하고, 층간절연막(27)을 형성한다.
전술한 본 발명의 다른 실시예는 본 발명의 일실시예와 같이 TiN막 패턴(22A)을 하드마스크로 이용하여 제2 Pt막(21)을 식각함으로써 감광막 패턴을 식각마스크로 이용하는 패터닝 과정에서 발생하는 중합체의 생성을 방지할 수 있다. 또한, TiN막 패턴(22A)을 고온에서 산소처리하여 TiOx막 패턴(22B)으로 변화시킴으로써 보호산화막(23)과 Pt 상부전극(21A)의 접착력을 향상시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 TiN막 패턴을 하드마스크로 이용하여 상부전극을 이룰 Pt막을 식각함으로써 감광막 패턴을 식각마스크로 이용하는 패터닝 과정에서 발생하는 중합체의 생성을 방지할 수 있다. 또한, TiN막 패턴을 고온에서 질소처리하여 이후의 금속배선 형성 공정에서 형성되는 Ti가 강유전체막으로 확산되는 것을 효과적으로 억제할 수 있다. 또한, TiN막 패턴을 고온에서 산소처리하여 TiOx막 패턴으로 변화시키는 경우에는 보호산화막과 Pt 상부전극의 접착력을 향상시킬 수 있다.
Claims (7)
- 에프램(FRAM) 소자 제조 방법에 있어서,트랜지스터 형성 공정이 완료된 반도체 기판 상에 제1 층간절연막을 형성하는 제1 단계;상기 제1 층간절연막 상에 캐패시터의 하부전극을 이룰 제1 전도막, 강유전체막, 상부전극을 이룰 제2 전도막을 형성하는 제2 단계;상기 제2 전도막 상에 TiN막을 형성하고, 상기 TiN막을 선택적으로 식각하여 상부전극을 정의하는 TiN막 패턴을 형성하는 제3 단계;상기 TiN막 패턴을 식각마스크로 상기 제2 전도막을 식각하여 상부전극을 형성하는 제4 단계;상기 강유전체막 및 상기 제1 전도막을 선택적으로 식각하여 강유전체막 패턴 및 하부전극을 형성하는 제5 단계; 및상기 TiN막 패턴의 상부와 TiN막 패턴, 상기 상부전극, 상기 강유전체막 패턴 및 상기 하부전극의 측벽을 감싸는 보호산화막을 형성하는 제6 단계를 포함하여 이루어진 에프램 소자 제조 방법.
- 제1항에 있어서,상기 제5 단계 후,상기 TiN막 패턴을 질소(N2) 또는 아르곤(Ar) 분위기에서 열처리하는 제7 단계를 더 포함하는 것을 특징으로 하는 에프램 소자 제조 방법.
- 제 2 항에 있어서,상기 제7 단계는,400 ℃ 내지 900 ℃ 온도 범위의 질소(N2) 또는 아르곤(Ar) 가스 분위기에서 노를 이용한 열처리 또는 급속열처리를 10 분 내지 2 시간 동안 실시하는 것을 특징으로 하는 에프램 소자 제조 방법.
- 제1항 내지 제3항중 어느한 항에 있어서,상기 보호산화막 상에 제2 층간절연막을 형성하는 제8 단계;상기 제2 층간절연막 및 상기 보호산화막을 선택적으로 식각하여 상기 TiN막 패턴을 노출시키는 제1 콘택홀을 형성하고, 상기 제2 층간절연막, 상기 보호산화막, 상기 제1 층간절연막을 선택적으로 식각하여 상기 트랜지스터의 활성영역을 노출시키는 제2 콘택홀을 형성하는 제9 단계; 및상기 제1 콘택홀 및 상기 제2 콘택홀을 통하여 상기 트랜지스터의 활성영역과 상기 캐패시터를 연결하는 금속배선을 형성하는 제10 단계를 더 포함하여 이루어지는 것을 특징으로 하는 에프램 소자 제조 방법.
- 제1항 내지 제3항 중 어느한 항에 있어서,상기 제1 전도막 및 상기 제2 전도막을 Pt로 형성하고,상기 강유전체막은 SrBi2Ta2O9로 형성하는 것을 특징으로 하는 에프램 소자 제조 방법.
- 에프램(FRAM) 소자 제조 방법에 있어서,트랜지스터 형성 공정이 완료된 반도체 기판 상에 제1 층간절연막을 형성하는 제1 단계;상기 제1 층간절연막 상에 캐패시터의 하부전극을 이룰 제1 전도막, 강유전체막, 상부전극을 이룰 제2 전도막을 형성하는 제2 단계;상기 제2 전도막 상에 TiN막을 형성하고, 상기 TiN막을 선택적으로 식각하여 상부전극을 정의하는 TiN막 패턴을 형성하는 제3 단계;상기 TiN막 패턴을 식각마스크로 상기 제2 전도막을 식각하여 상부전극을 형성하는 제4 단계;상기 강유전체막 및 상기 제1 전도막을 선택적으로 식각하여 강유전체막 패턴 및 하부전극을 형성하는 제5 단계;산소 분위기에서 열처리를 실시하여 상기 TiN막 패턴을 TiOx(x는 1 내지 2)막 패턴으로 변환시키는 제6 단계; 및상기 TiOx막 패턴의 상부와 TiOx막 패턴, 상기 상부전극, 상기 강유전체막 패턴 및 상기 하부전극의 측벽을 감싸는 보호산화막을 형성하는 제7 단계를 포함하는 에프램 소자 제조 방법.
- 제 6 항에 있어서,상기 제6 단계는,400 ℃ 내지 900 ℃ 온도 범위의 산소(O2) 가스 분위기에서 노를 이용한 열처리 또는 급속열처리를 10 분 내지 2 시간 동안 실시하는 것을 특징으로 하는 에프램 소자 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061170A KR100329773B1 (ko) | 1998-12-30 | 1998-12-30 | 에프램 소자 제조 방법 |
| US09/474,968 US6210979B1 (en) | 1998-12-30 | 1999-12-29 | Method for fabricating ferroelectric capacitor improving adhesive strength between upper electrode and capping layer without polymer in FRAM device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061170A KR100329773B1 (ko) | 1998-12-30 | 1998-12-30 | 에프램 소자 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000044671A KR20000044671A (ko) | 2000-07-15 |
| KR100329773B1 true KR100329773B1 (ko) | 2002-05-09 |
Family
ID=19567926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980061170A KR100329773B1 (ko) | 1998-12-30 | 1998-12-30 | 에프램 소자 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6210979B1 (ko) |
| KR (1) | KR100329773B1 (ko) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100343287B1 (ko) * | 1999-09-21 | 2002-07-15 | 윤종용 | 고집적 강유전체 메모리 소자의 형성 방법 |
| KR100604662B1 (ko) * | 2000-06-30 | 2006-07-25 | 주식회사 하이닉스반도체 | 상부전극과 층간절연막 사이의 접착력을 향상시킬 수 있는반도체 메모리 소자 및 그 제조 방법 |
| KR20020010974A (ko) * | 2000-07-31 | 2002-02-07 | 박종섭 | 금속배선 형성 단계를 감소시킬 수 있는 강유전체 메모리소자 제조 방법 |
| US6858862B2 (en) * | 2001-06-29 | 2005-02-22 | Intel Corporation | Discrete polymer memory array and method of making same |
| US6756620B2 (en) * | 2001-06-29 | 2004-06-29 | Intel Corporation | Low-voltage and interface damage-free polymer memory device |
| US6624457B2 (en) | 2001-07-20 | 2003-09-23 | Intel Corporation | Stepped structure for a multi-rank, stacked polymer memory device and method of making same |
| US6960479B2 (en) * | 2001-07-20 | 2005-11-01 | Intel Corporation | Stacked ferroelectric memory device and method of making same |
| US6798003B2 (en) * | 2001-07-20 | 2004-09-28 | Intel Corporation | Reliable adhesion layer interface structure for polymer memory electrode and method of making same |
| KR100456698B1 (ko) * | 2002-09-04 | 2004-11-10 | 삼성전자주식회사 | 강유전체 메모리 소자의 제조 방법 |
| KR20040038133A (ko) * | 2002-10-31 | 2004-05-08 | 주식회사 태평양 | 토코마이드, 콜레스테롤 및 리놀레익산을 최적비로 혼합한유사각질지질복합체 및 이를 함유하는 화장료 조성물 |
| JP4785030B2 (ja) * | 2005-01-18 | 2011-10-05 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
| JP2006344684A (ja) | 2005-06-07 | 2006-12-21 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH1064843A (ja) * | 1996-06-17 | 1998-03-06 | Samsung Electron Co Ltd | Ｐｔ膜の蝕刻方法及びこれを用いたＰｔ−ポリシリコンゲートの形成方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0430516A (ja) * | 1990-05-28 | 1992-02-03 | Canon Inc | 半導体装置及びその製造方法 |
| EP0574275B1 (en) * | 1992-06-12 | 1998-04-15 | Matsushita Electronics Corporation | Semiconductor device having capacitor |
| KR100219519B1 (ko) * | 1997-01-10 | 1999-09-01 | 윤종용 | 페로일렉트릭 플로팅 게이트 램을 구비하는 반도체 메모리 디바이스 및 그 제조방법 |
-
1998
- 1998-12-30 KR KR1019980061170A patent/KR100329773B1/ko not_active IP Right Cessation
-
1999
- 1999-12-29 US US09/474,968 patent/US6210979B1/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20000044671A (ko) | 2000-07-15 |
| US6210979B1 (en) | 2001-04-03 |
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| A201 | Request for examination | ||
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|
| FPAY | Annual fee payment |
Payment date: 20140221 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20150223 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20160223 Year of fee payment: 15 |
|
| LAPS | Lapse due to unpaid annual fee |