KR20010038941A

KR20010038941A - 반도체장치 제조방법

Info

Publication number: KR20010038941A
Application number: KR1019990047131A
Authority: KR
Inventors: 김봉수
Original assignee: 박종섭; 현대전자산업 주식회사
Priority date: 1999-10-28
Filing date: 1999-10-28
Publication date: 2001-05-15
Also published as: KR100587037B1

Abstract

본 발명은 반도체장치 제조방법에 관한 것으로, 종래 반도체장치 제조방법은 노드컨택의 상부에 배리어막으로 사용하는 티타늄계열의 실리사이드는 내산화성이 코발트보다 좋지 않으며 그레인(grain)의 크기가 작아 그레인 경계(grain boundary)를 통해 Pt와 폴리실리콘간의 반응을 효과적으로 차단하지 못하는 문제점이 있었다. 따라서, 본 발명은 소자가 형성된 반도체기판 상부에 제 1층간절연막을 증착하고 상기 소자의 특정부분에 접속되도록 폴리플러그를 형성한 후 그 상부전면에 차례로 제 2층간절연막, 비트라인 도전막을 증착하고, 이 비트라인 도전막을 패터닝하여 비트라인을 형성한 후 상기 구조물 상부전면에 차례로 제 3층간절연막, 질화막을 증착하는 공정과; 상기 폴리플러그가 형성된 영역이 드러나도록 질화막, 제 3층간절연막, 제 2층간절연막을 식각하여 노드컨택홀을 형성하고, 그 구조물 상부전면에 폴리실리콘을 증착하고 질화막이 드러나도록 평탄화하여 노드컨택을 형성하는 공정과; 상기 구조물 상부에 산화막을 형성하고, 이를 커패시터가 형성될 위치에 맞도록 차례로 식각하여 노드컨택이 드러나도록 한 다음 형성된 구조물 상부전면에 코발트를 증착하는 공정과; 상기 코발트를 열처리하여 노드컨택을 형성하는 폴리실리콘과 반응시켜 노드컨택의 상부에 코발트실리사이드를 형성하고, 상기 코발트를 제거하는 공정과; 상기 코발트실리사이드에 질소를 주입하여 그 상부에 얇은 질소주입층을 형성하는 공정과; 상기 구조물 상부전면에 도전막을 증착하고, 그 상부에 절연막을 증착한 후 에치백하는 공정과; 상기 과정으로 드러난 도전막을 식각한 후 잔류하는 산화막 및 절연막을 제거하고, 이를 통해 형성된 구조물 상부전면에 유전막을 형성하는 공정으로 이루어지는 반도체장치 제조방법을 통해 Pt와 노드컨택의 실리콘과의 반응을 효과적으로 방지함과 동시에 유전막인 BST안의 O₂가 Pt막을 뚫고 노드컨택과 반응하는 것을 차단 할 수 있는 효과가 있다.

Description

반도체장치 제조방법{SEMICONDUCTOR APPARATUS FORMING METHOD}

본 발명은 반도체장치 제조방법에 관한 것으로, 특히 폴리플러그와 커패시터를 연결하는 노드컨택 형성시 코발트실리사이드를 적용하여 커패시터 하부전극인 Pt와 노드컨택을 이루는 폴리실리콘의 반응을 방지하고, 유전막인 BST(Barium Strontum Titanate Oxide)의 O₂가 Pt를 통과하여 상기 폴리실리콘과 반응하는 것을 방지하기에 적당하도록 한 반도체장치 제조방법에 관한 것이다.

종래 반도체장치 제조방법을 도 1a 내지 도 1f의 수순단면도를 참고로 하여 설명하면 다음과 같다.

소자가 형성된 반도체기판(1) 상부에 제 1층간절연막(2)을 증착하고 상기 소자의 특정부분에 접속되도록 폴리플러그(3)를 형성한 후 그 상부전면에 차례로 제 2층간절연막(4), 비트라인 도전막(5)을 증착하고, 이 비트라인 도전막(5)을 패터닝하여 비트라인을 형성한 후 상기 구조물 상부전면에 차례로 제 3층간절연막(6), 질화막(7)을 증착하는 공정과; 상기 폴리플러그(3)가 형성된 영역이 드러나도록 질화막(7), 제 3층간절연막(6), 제 2층간절연막(4)을 식각하여 노드컨택홀을 형성하고, 그 구조물 상부전면에 폴리실리콘을 증착하고 질화막(7)이 드러나도록 평탄화하여 노드컨택(8)을 형성하는 공정과; 상기 구조물 상부에 산화막(9)을 형성하고, 이를 커패시터가 형성될 위치에 맞도록 차례로 식각하여 노드컨택(8)이 드러나도록 한 다음 형성된 구조물 상부전면에 티타늄(10)을 증착하는 공정과; 상기 티타늄(10)을 열처리하여 노드컨택(8)을 형성하는 폴리실리콘과 반응시켜 노드컨택(8)의 상부에 티타늄실리사이드(11)를 형성하고, 상기 티타늄(10)을 제거하는 공정과; 상기 구조물 상부전면에 도전막(12)을 증착하고, 그 상부에 절연막(13)을 증착한 후 에치백하는 공정과; 상기 과정으로 드러난 도전막(12)을 식각한 후 잔류하는 산화막(9) 및 절연막(13)을 제거하고, 이를 통해 형성된 구조물 상부전면에 유전막(14)을 형성하는 공정으로 이루어진다.

먼저, 도 1a에 도시한 바와같이 소자가 형성된 반도체기판(1) 상부에 제 1층간절연막(2)을 증착하고 상기 소자의 특정부분에 접속되도록 폴리플러그(3)를 형성한 후 그 상부전면에 차례로 제 2층간절연막(4), 비트라인 도전막(5)을 증착하고, 이 비트라인 도전막(5)을 패터닝하여 비트라인을 형성한다.

그리고, 상기 구조물 상부전면에 차례로 제 3층간절연막(6), 질화막(7)을 증착한다.

그 다음, 도 1b에 도시한 바와같이 상기 폴리플러그(3)가 형성된 영역이 드러나도록 질화막(7), 제 3층간절연막(6), 제 2층간절연막(4)을 식각하여 노드컨택홀을 형성하고, 그 구조물 상부전면에 폴리실리콘을 증착하고 질화막(7)이 드러나도록 평탄화하여 노드컨택(8)을 형성한다.

그 다음, 도 1c에 도시한 바와같이 상기 구조물 상부에 산화막(9)을 형성하고, 이를 커패시터가 형성될 위치에 맞도록 차례로 식각하여 노드컨택(8)이 드러나도록 한 다음 형성된 구조물 상부전면에 티타늄(10)을 증착한다.

그 다음, 도 1d에 도시한 바와같이 상기 티타늄(10)을 열처리하여 노드컨택(8)을 형성하는 폴리실리콘과 반응시켜 노드컨택(8)의 상부에 티타늄실리사이드(11)를 형성하고, 상기 티타늄(10)을 제거한다.

이때, 상기 노드컨택(8)의 상부 일부에 티타늄실리사이드(11)를 배리어막으로 형성하면 폴리실리콘으로 이루어진 노드컨택(8)의 산화를 방지하며 동시에 커패시터 하부전극으로 이용되는 Pt가 노드컨택(8)과 반응하는 것을 방지할 수있다.

그 다음, 도 1e에 도시한 바와같이 상기 구조물 상부전면에 Pt를 이용한 도전막(12)을 증착하고, 그 상부에 절연막(13)을 증착한 후 상기 도전막(12)의 상부 일부가 드러나도록 에치백한다.

그 다음, 도 1f에 도시한 바와같이 상기 과정으로 드러난 도전막(12)을 식각한 후 잔류하는 산화막(9) 및 절연막(13)을 제거하고, 이를 통해 형성된 구조물 상부전면에 BST를 이용하여 유전막(14)을 형성한다.

그러나, 상기한 바와같은 종래 반도체장치 제조방법은 노드컨택의 상부에 배리어막으로 사용하는 티타늄계열의 실리사이드는 내산화성이 코발트보다 좋지 않으며 그레인(grain)의 크기가 작아 그레인 경계(grain boundary)를 통해 Pt와 폴리실리콘간의 반응을 효과적으로 차단하지 못하는 문제점이 있었다.

본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 노드컨택 상부에 내산화성이 좋으며 그레인의 크기가 큰 실리사이드를 형성하고, 커패시터 하부전극인 Pt와 접촉하는 부분에는 질소주입층을 형성하여 Pt와 노드컨택의 실리콘과의 반응을 효과적으로 방지함과 동시에 유전막인 BST안의 O₂가 Pt막을 뚫고 노드컨택과 반응하는 것을 차단 할 수 있는 반도체장치 제조방법을 제공하는데 있다.

도 1은 종래 반도체장치 제조방법을 보인 수순단면도.

도 2는 본 발명의 일 실시예를 보인 수순단면도.

*** 도면의 주요부분에 대한 부호의 설명 ***

21 : 반도체기판 22 : 제 1층간절연막

23 : 폴리플러그 24 : 제 2층간절연막

25 : 비트라인 도전막 26 : 제 3층간절연막

27 : 질화막 28 : 노드컨택

29 : 산화막 30 : 코발트

31 : 코발트실리사이드 32 : 질소주입층

33 : 도전막 34 : 절연막

35 : 유전막

상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체장치 제조방법은 소자가 형성된 반도체기판 상부에 제 1층간절연막을 증착하고 상기 소자의 특정부분에 접속되도록 폴리플러그를 형성한 후 그 상부전면에 차례로 제 2층간절연막, 비트라인 도전막을 증착하고, 이 비트라인 도전막을 패터닝하여 비트라인을 형성한 후 상기 구조물 상부전면에 차례로 제 3층간절연막, 질화막을 증착하는 공정과; 상기 폴리플러그가 형성된 영역이 드러나도록 질화막, 제 3층간절연막, 제 2층간절연막을 식각하여 노드컨택홀을 형성하고, 그 구조물 상부전면에 폴리실리콘을 증착한 후 질화막이 드러나도록 평탄화하여 노드컨택을 형성하는 공정과; 상기 구조물 상부에 산화막을 형성하고, 이를 커패시터가 형성될 위치에 맞도록 차례로 식각하여 노드컨택이 드러나도록 한 다음 형성된 구조물 상부전면에 코발트를 증착하는 공정과; 상기 코발트를 열처리하여 노드컨택을 형성하는 폴리실리콘과 반응시켜 노드컨택의 상부에 코발트실리사이드를 형성하고, 상기 코발트를 제거하는 공정과; 상기 코발트실리사이드에 질소를 주입하여 그 상부에 얇은 질소주입층을 형성하는 공정과; 상기 구조물 상부전면에 도전막을 증착하고, 그 상부에 절연막을 증착한 후 에치백하는 공정과; 상기 과정으로 드러난 도전막을 식각한 후 잔류하는 산화막 및 절연막을 제거하고, 이를 통해 형성된 구조물 상부전면에 유전막을 형성하는 공정으로 이루어지는 것을 특징으로한다.

상기한 바와같은 본 발명에 의한 메모리장치 제조방법을 첨부한 도 2a내지 도 2g의 수순단면도를 일 실시예로 하여 상세히 설명하면 다음과 같다.

먼저, 도 2a에 도시한 바와같이 소자가 형성된 반도체기판(21) 상부에 제 1층간절연막(22)을 증착하고 상기 소자의 특정부분에 접속되도록 폴리플러그(23)를 형성한 후 그 상부전면에 차례로 제 2층간절연막(24), 비트라인 도전막(25)을 증착하고, 이 비트라인 도전막(25)을 패터닝하여 비트라인을 형성한다.

그리고, 상기 구조물 상부전면에 차례로 제 3층간절연막(26), 질화막(27)을 증착한다.

그 다음, 도 2b에 도시한 바와같이 상기 폴리플러그(23)가 형성된 영역이 드러나도록 질화막(27), 제 3층간절연막(26), 제 2층간절연막(24)을 식각하여 노드컨택홀을 형성하고, 그 구조물 상부전면에 폴리실리콘을 증착한 후 질화막(27)이 드러나도록 평탄화하여 노드컨택(28)을 형성한다.

그 다음, 도 2c에 도시한 바와같이 상기 구조물 상부에 산화막(29)을 형성하고, 이를 커패시터가 형성될 위치에 맞도록 차례로 식각하여 노드컨택(28)이 드러나도록 한 다음 형성된 구조물 상부전면에 코발트(30)를 증착한다.

그 다음, 도 2d에 도시한 바와같이 상기 코발트(30)를 열처리하여 노드컨택(28)을 형성하는 폴리실리콘과 반응시켜 노드컨택(28)의 상부에 코발트실리사이드(31)를 형성하고, 상기 코발트(30)를 제거한다.

이때, 상기 노드컨택(28)의 상부 일부에 내산화성과 열적 안전성이 좋은 코발트실리사이드(31)를 배리어막으로 형성하면 후술하는 후속 공정에서 BST를 유전막으로 형성할 경우 BST결정화 시 야기되는 노드컨택(28)의 산화를 방지한다.

또한, 코발트실리사이드(31)는 그레인이 크므로 그레인 경계특성이 뛰어나 커패시터 하부전극으로 이용되는 Pt가 노드컨택(28)과 반응하는 것을 방지할 수있다.

그 다음, 도 2e에 도시한 바와같이 상기 코발트실리사이드(31)에 질소이온을 주입하여 그 상부에 얇은 질소주입층(32)을 형성한다.

상기와 같이 질소이온을 코발트실리사이드(31)에 주입하면 그 계면에 CoSixNy층을 형성하여 Pt가 노드컨택(28)과 반응하는 것을 또한번 방지할 수 있어 상기 형성한 코발트실리사이드(31)와 함께 효과적인 배리어막을 형성 할 수 있다.

그 다음, 도 2f에 도시한 바와같이 상기 구조물 상부전면에 Pt를 이용한 도전막(33)을 증착하고, 그 상부에 절연막(34)을 증착한 후 상기 도전막(33)의 상부 일부가 드러나도록 에치백한다.

그 다음, 도 2g에 도시한 바와같이 상기 과정으로 드러난 도전막(33)을 식각한 후 잔류하는 산화막(29) 및 절연막(34)을 제거하고, 이를 통해 형성된 구조물 상부전면에 BST를 이용하여 유전막(35)을 형성한다.

상기한 바와같은 본 발명에 의한 반도체장치 제조방법은 노드컨택 상부에 내산화성과 열적 안정성이 좋으며 그레인의 크기가 큰 코발트실리사이드를 형성하고, 커패시터 하부전극인 Pt와 접촉하는 계면에는 질소주입층을 형성하여 Pt와 노드컨택의 실리콘과의 반응을 효과적으로 방지함과 동시에 유전막인 BST안의 O₂가 Pt막을 뚫고 노드컨택과 반응하는 것을 차단 할 수 있는 효과가 있다.

Claims

소자가 형성된 반도체기판 상부에 제 1층간절연막을 증착하고 상기 소자의 특정부분에 접속되도록 폴리플러그를 형성한 후 그 상부전면에 차례로 제 2층간절연막, 비트라인 도전막을 증착하고, 이 비트라인 도전막을 패터닝하여 비트라인을 형성한 후 상기 구조물 상부전면에 차례로 제 3층간절연막, 질화막을 증착하는 공정과; 상기 폴리플러그가 형성된 영역이 드러나도록 질화막, 제 3층간절연막, 제 2층간절연막을 식각하여 노드컨택홀을 형성하고, 그 구조물 상부전면에 폴리실리콘을 증착한 후 질화막이 드러나도록 평탄화하여 노드컨택을 형성하는 공정과; 상기 구조물 상부에 산화막을 형성하고, 이를 커패시터가 형성될 위치에 맞도록 차례로 식각하여 노드컨택이 드러나도록 한 다음 형성된 구조물 상부전면에 코발트를 증착하는 공정과; 상기 코발트를 열처리하여 노드컨택을 형성하는 폴리실리콘과 반응시켜 노드컨택의 상부에 코발트실리사이드를 형성하고, 상기 코발트를 제거하는 공정과; 상기 코발트실리사이드에 질소를 주입하여 그 상부에 얇은 질소주입층을 형성하는 공정과; 상기 구조물 상부전면에 도전막을 증착하고, 그 상부에 절연막을 증착한 후 에치백하는 공정과; 상기 과정으로 드러난 도전막을 식각한 후 잔류하는 산화막 및 절연막을 제거하고, 이를 통해 형성된 구조물 상부전면에 유전막을 형성하는 공정으로 이루어지는 것을 특징으로하는 반도체장치 제조방법.