KR100501595B1 - 반도체 소자의 캐패시터 제조 방법 - Google Patents

반도체 소자의 캐패시터 제조 방법 Download PDF

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Abstract

기판 전면에 기판과 캐패시터와의 절연을 위해 산화물 및 산화물과 식각 선택비가 높은 실리콘 질화물을 형성하는 제 1 단계; 상기 기판과 캐패시터 사이의 수직 배선을 위한 콘택홀을 형성한 후, 도프드 다결정 규소 플러그를 형성하는 제 2 단계; 에치 백 공정에 의해 플러그 리세스를 형성하는 제 3 단계; 상기 기판 전면에 상기 플러그와 베리어 메탈 간의 접촉저항을 낯추기 위해 Ti를 증착하고, 열처리를 통하여 TiSix를 형성한 후, 미반응의 Ti를 제거하는 제 4 단계; 기판 전면에 베리어 메탈을 증착하는 제 5 단계; 상기 베리어 메탈을 평탄화하는 제 6 단계; 전체 구조 상부에 실리콘 질화막을 증착하고 에치백하여 상기 산화물을 캐핑하는 제 7 단계; 전체 구조 상부에 시드 Pt 막을 증착하는 제 8 단계; 상기 시드 Pt 상부에 부도체를 증착하는 제 9 단계; 상기 부도체를 패터닝하여 더미 패턴을 형성하는 제 10 단계; 상기 시드 Pt 표면의 오염물을 제거하기 위해 표면 처리하는 제 11 단계; 전체 구조 상부에 전기도금법으로 Pt를 증착하는 제 12 단계; 상기 더미 패턴을 제거하는 제 13 단계; 상기 시드 Pt를 제거하는 제 14 단계; 전체 구조 상부에 CVD BST 막을 형성하는 제 15 단계; RTP에 의해 상기 CVD BST 막을 결정화하는 제 16 단계; 전체 구조 상부에 상부 전극을 형성하는 제 17 단계를 포함하여 이루어진 반도체 소자의 캐패시터 제조 방법이 개시된다.

Description

반도체 소자의 캐패시터 제조 방법{Method of manufacturing a capacitor in a semiconductor device}
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 Pt 시드(seed)를 증착하기 전에 더미 산화막 딥 아웃(dummy oxide dip out) 공정시 사용되는 HF 계열의 케미컬(chemical)에 식각되지 않는 실리콘 질화막을 증착하고 전면 식각(blanket etch back) 공정을 통하여 더미 딥 아웃 공정 진행시 발생하는 pt 시드(seed) 하부의 층간 절연막의 식각을 방지하여 ECD(Electrochemical Deposition) Pt를 사용한 BST 캐패시터를 안정적으로 형성할 수 있도록 한 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
ECD(Electrochemical Deposition) Pt 공정을 이용한 DRAM 캐패시터 제조시 ECD Pt 증착 후 더미 산화막 습식 딥 아웃(dummy oxide wet dip out)공정을 거치게 되는데, 이때 시드(seed) Pt 하부에 존재하는 층간 절연막이 더미 산화막을 습식 식각하여 시드 Pt 하부의 산화막이 제거되면서 시드 Pt 막의 스트레스(stress)에 의해 웨이퍼 엣지(wafer edge) 부위의 시드 Pt 막이 리프팅(lifting) 되는 문제가 발생한다.
일반적으로 ECD Pt 공정을 사용한 BST 캐패시터 제작은 먼저 저장 노드 콘택(storage node contact)을 형성한다. 이 위에 시드 Pt를 증착한 후 선택적 증착Cselective deposition)을 위한 더미 산화막 패턴(dummy oxide pattern)을 형성하고 더미 패턴 사이에 노출된 시드 Pt 상에 ECD pt 공정을 진행하게 된다. ECD Pt 증착이 끝나면 더미 산화막을 습식식각에 의해서 제거하고 ECD Pt 저장 노드(storage node)에 BST를 증착하고 상부전극을 형성하여 BST 캐패시터 제작을 완료하게 된다. 이러한 과정 중에서 더미 산화막 딥 아웃 공정시에 시드 Pt 하부의 층간 절연막이 더미 산화막 습식 식각 중에 동시에 식각되어 웨이퍼 엣지(wafer edge) 부위에 시드 Pt의 리프팅(lifting) 이 발생하게 된다. 이로인하여 이 후 공정을 진행이 불가능하게 된다(도 1a 도 1b). 따라서 ECD Pt 증착 후 더미 딥 아웃 공정시 시드 Pt 하부층간 절연막 식각을 방지하는 기술이 요구된다.
따라서 본 발명은 ECD Pt 공정의 더미 산화막 딥 아웃 공정시 발생하는 시드 Pt 하부의 층간 절연막의 식각을 방지할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
본 발명에 의하면, 시드 Pt 증착 공정 전에 더미 산화막 딥 아웃 공정에 사용되는 HF 계열의 케미컬(chemical)에 식각되지 않는 실리콘 질화막을 증착하고 마스크 공정 없이 전면 에치 백(blanket etch back) 하여 층간 절연막을 캐핑(capping)하므로써 더미 산화막 딥 아웃 공정시 층간 절연막 식각을 방지할 수 있다.
상기의 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 제조 방법은 기판 전면에 기판과 캐패시터와의 절연을 위해 산화물 및 산화물과 식각 선택비가 높은 실리콘 질화물을 형성하는 제 1 단계;
상기 기판과 캐패시터 사이의 수직 배선을 위한 콘택홀을 형성한 후, 도프드 다결정 규소 플러그를 형성하는 제 2 단계;
에치 백 공정에 의해 플러그 리세스를 형성하는 제 3 단계;
상기 기판 전면에 상기 플러그와 베리어 메탈 간의 접촉저항을 낯추기 위해 Ti를 증착하고, 열처리를 통하여 TiSix를 형성한 후, 미반응의 Ti를 제거하는 제 4 단계;
기판 전면에 베리어 메탈을 증착하는 제 5 단계;
상기 베리어 메탈을 평탄화하는 제 6 단계;
전체 구조 상부에 실리콘 질화막을 증착하고 에치백하여 상기 산화물을 캐핑하는 제 7 단계;
전체 구조 상부에 전기도금법으로 시드 Pt 막을 증착하는 제 8 단계;
상기 시드 Pt 막 상부에 부도체를 증착하는 제 9 단계;
상기 부도체를 패터닝하여 더미 패턴을 형성하는 제 10 단계;
상기 시드 Pt 막 표면의 오염물을 제거하기 위해 표면 처리하는 제 11 단계;
전체 구조 상부에 전기도금법으로 Pt를 증착하는 제 12 단계;
상기 더미 패턴을 제거하는 제 13 단계;
상기 시드 Pt 막을 제거하는 제 14 단계;
전체 구조 상부에 CVD BST 막을 형성하는 제 15 단계;
RTP에 의해 상기 CVD BST 막을 결정화하는 제 16 단계;
전체 구조 상부에 상부 전극을 형성하는 제 17 단계를 포함하여 이루어진다.
상기 제 1 단계의 기판과 캐패시터와의 절연을 위해 화학기상 증착법으로 산화물 및 산화물과 식각 선택비가 우수한 질화물을 300-1000Å의 두께로 증착한다.
상기 제 3 단계의 플러그 리세스를 에치백에 의해 500-1500Å의 두께로 형성하며 상기 제 4 단계 플러그와 베리어 메탈 간의 접촉저항을 낮추기 위해 Ti를 100-300Å의 두께로 증착하고, RTP 방법에 의해 어닐하여 TiSix를 형성한 후, 미반응의 Ti를 습식으로 제거한다.
상기 제 5 단계의 베리어 메탈을 TiN 또는 3성분계 확산방지막인 TiSiN, TiAIN, TaSiN, TaAIN을 PVD 또는 CVD 방법에 의해 증착하여 형성하며 상기 제 6 단계의 베리어 메탈은 CMP에 의해 평탄화된다.
상기 제 7 단계의 실리콘 질화막을 100-5000Å 증착하며 상기 실리콘 질화막 대신에 SiON, 메탈 실리사이드, 메탈막 중 어느 하나를 사용하여 상기 산화물을 캐핑하여도 된다.
상기 제 8 단계의 전기도금의 시드 Pt 막을 50-1000Å의 두께로 증착하며 상기 제 9 단계 부도체는 포토레지스터 또는 CVD 산화막이며 5000-10000Å 두께로 증착되는 것이 바람직하다.
상기 제 11 단계의 시드 Pt 표면 처리는 H2SO4 용액을 사용하며 그 농도는 0.1 - 90%이고, 처리 온도가 4 - 100℃이며 디핑 시간이 2-3600초 이며 상기 제 11 단계의 표면 처리는 딜루트 H2SO4, H2SO4/H2O2 혼합용액, HN4OH/H2O2/H2O 혼합용액, HF/H2O 혼합 용액, HF/HN4F 혼합용액을 단독으로 사용하거나, 혹은 순차적으로 조합하여 사용하는 것이 좋다.
상기 제 12 단계의 Pt를 3000-10000Å 두께로 증착하며 상기 제 14 단계 시드 시드 Pt를 건식 에치 백으로 제거하는 것이 바람직하다.
상기 제 15 단계의 CVD BST 막을 증착온도 400-600℃의 온도범위에서 150-500Å의 두께로 증착하며, 상기 제 16 단계의 CVD BST막을 RTP를 통하여 500-700℃/질소 분위기/30초-180초의 범위내에서 결정화시키는 것이 좋다.
상기 제 17 단계의 CVD BST 막 상부에 Pt 전극을 화학기상증착법으로 증착하며 상기 제 8 단계의 전기도금법에 의한 Pt 증착시 사용되는 전류 밀도는 0.1-10mA/cm2의 범위이다.
상기 제 8 단계의 전기도금법에 의한 Pt 증착시 사용되는 전력은 DC, 펄스 또는 펄스 리버스 방법을 이용하며, 상기 제 12 단계의 전기도금법에 의해 Pt 대신 에치 특성이 우수한 Ru 및 lr, Os, W, Mo, Co, Ni, Au 및 Ag 와 같은 도체 박막을 사용하는 경우도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시 예를 상세히 설명하면 다음과 같다.
도 2a 및 도 2b는 본 발명에 따른 캐패시터 제조 방법의 원리를 설명하기 위한 단면도이다.
도면에 도시한 바와 같이 시드 Pt 증착 공정 전에 더미 산화막 딥 아웃 공정에 사용되는 HF 계열의 케미컬(chemical)에 식각되지 않는 실리콘 질화막(11)을 증착하고 마스크 공정 없이 전면 에치 백(blanket etch back) 하여 층간 절연막을 캐핑(capping)하므로써 더미 산화막 딥 아웃 공정시 층간 절연막 식각을 방지할 수 있다.
도 3a 내지 도 3h는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 소자의 단면도이다.
제 3a 도와 같이 기판(도시안된) 전면에 절연막인 실리콘 산화물(1)을 증착하고, 산화물과 식각선택비가 우수한 질화물(2)을 300-1000Å의 두께로 증착한다. 캐패시터가 위치할 절연막 및 질화막 소정부위에 하부의 기판과 캐패시터 사이의 수직배선을 위하여 콘택홀을 형성한다. 콘택홀이 형성된 기판 상부에 화학기상증착법으로 500Å 내지 3000Å 두께의 도프드 다결정 규소막(3)을 증착하고, 콘택 리세스(recess)를 형성하기 위해 폴리 에치 백(poly etch back) 공정을 실시한다. 클리닝후 기판 전면에 Ti를 증착한후, 열처리에 의해 플러그 실리콘과 Ti와의 계면반응에 의해 TiSix 막(4)을 형성한다. 습식 식각(wet etch)에 의해 TiSix 막(4)만 남긴 후, 베리어 메탈(barrier metal:5)을 기판 전면에 증착하고, CMP로 평탄화 한다. 평판화 후 실리콘 질화막을 500-3000Å의 두께로 증착하고 etch back 공정을 진행한 후 Electrochemical Deposition pt 공정을 위한 시드 Pt 막(6)을 기판 전면에 증착한다.
도 3b와 같이 더미 산화막(7)인 더미 PSG 산화막 혹은 USG 산화막을 증착하고 포토 마스크 및 에치 공정에 의해 ECD Pt를 선택적으로 증착하기 위해 산화막을 건식 식한다.
도 3c 와 같이 10% H2SO4 솔루션(solution)을 사용하여 시드 Pt의 표면을 처리 하므로써 오가닉(organic) 및 파티클(particle)을 제거한다. 전기도금법으로 제 3d 와 같이 스택형 스토리지 노드 형성을 위해 Pt(8)를 도금한 후, 더미 산화막 패턴은 도 3e 와 같이 습식 식각에 의해 제거한다.
스토리지 노드간 절연을 위하여 도 3f 와 같이 시드 Pt 막(6)을 건식식각에 의해 완전히 제거한 후, CVD BST를 이용하여 도 3g 와 같이 CVD BST막(9)를 증착한다. 결정화 증가에 의한 유전특성을 확보하기 위하여 RTP 처리한 후, CVD Pt 방법으로 상부전극 증착 및 패터닝을 도 3h 와 같이 실시하여 BST 캐패시터를 완성한다.
본 발명의 층간 절연막을 캐핑 하는 막(capping film)으로 실리콘 질화막 및 SiON등을 사용할 수 있으며, 금속 막(metal film)의 사용도 가능하다.
상술한 바와 같이 BST 캐패시터를 형성하면 시드 Pt 하부의 층간 절연막 공격(attack)에 의한 Pt 시드의 리프팅을 방지하여 0.1㎛ 이하의 디바이스에서도 하이 스택(high stack)형 Pt 저장 노드를 형성할 수 있으므로 BST 캐패시터를 형성할 수 있다.
도 1a 및 도 1b는 종래 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 단면도.
도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법의 원리를 설명하기 위한 단면도.
도 3a 내지 3h는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1: 산화물 2: 질화물
3: 도프드 다결정 실리콘 4: TiSix 막
5: 베리어 메탈 6: 시드 Pt막
7: 더미 산화막 8: 전기도금 Pt막
9: CVD BST 막 10: 상부 전극
11: 실리콘 질화막

Claims (20)

  1. 기판 전면에 기판과 캐패시터와의 절연을 위해 산화물 및 산화물과 식각 선택비가 높은 실리콘 질화물을 형성하는 제 1 단계;
    상기 기판과 캐패시터 사이의 수직 배선을 위한 콘택홀을 형성한 후, 도프드 다결정 규소 플러그를 형성하는 제 2 단계;
    에치 백 공정에 의해 플러그 리세스를 형성하는 제 3 단계;
    상기 기판 전면에 상기 플러그와 베리어 메탈 간의 접촉저항을 낯추기 위해 Ti를 증착하고, 열처리를 통하여 TiSix를 형성한 후, 미반응의 Ti를 제거하는 제 4 단계;
    기판 전면에 베리어 메탈을 증착하는 제 5 단계;
    상기 베리어 메탈을 평탄화하는 제 6 단계;
    전체 구조 상부에 실리콘 질화막을 증착하고 에치백하여 상기 산화물을 캐핑하는 제 7 단계;
    전체 구조 상부에 전기도금법으로 시드 Pt 막을 증착하는 제 8 단계;
    상기 시드 Pt 막 상부에 부도체를 증착하는 제 9 단계;
    상기 부도체를 패터닝하여 더미 패턴을 형성하는 제 10 단계;
    상기 시드 Pt 막 표면의 오염물을 제거하기 위해 표면 처리하는 제 11 단계;
    전체 구조 상부에 전기도금법으로 Pt를 증착하는 제 12 단계;
    상기 더미 패턴을 제거하는 제 13 단계;
    상기 시드 Pt 막를 제거하는 제 14 단계;
    전체 구조 상부에 CVD BST 막을 형성하는 제 15 단계;
    RTP에 의해 상기 CVD BST 막을 결정화하는 제 16 단계; 및
    전체 구조 상부에 상부 전극을 형성하는 제 17 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 단계의 상기 기판과 캐패시터와의 절연을 위해 화학기상 증착법으로 산화물 및 산화물과 식각 선택비가 우수한 질화물을 300-1000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  3. 제 1 항에 있어서,
    상기 제 3 단계의 플러그 리세스를 에치백에 의해 500-1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  4. 제 1 항에 있어서,
    상기 제 4 단계의 플러그와 베리어 메탈 간의 접촉저항을 낮추기 위해 Ti를 100-300Å의 두께로 증착하고, RTP 방법에 의해 어닐하여 TiSix를 형성한 후, 미반응의 Ti를 습식으로 제거하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  5. 제 1 항에 있어서,
    상기 제 5 단계의 베리어 메탈을 TiN 또는 3성분계 확산방지막인 TiSiN, TiAIN, TaSiN, TaAIN을 PVD 또는 CVD 방법에 의해 증착하여 형성하는 것을 특징으로 한는 반도체 소자의 캐패시터 제조방법.
  6. 제 1 항에 있어서,
    상기 제 6 단계의 베리어 메탈을 CMP에 의해 평탄화하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  7. 제 1 항에 있어서,
    상기 제 7 단계의 실리콘 질화막을 100-5000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  8. 제 7 항에 있어서,
    상기 실리콘 질화막 대신에 SiON, 메탈 실리사이드, 메탈막 중 어느 하나를 사용하여 상기 산화물을 캐핑하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  9. 제 1 항에 있어서,
    상기 제 8 단계 전기도금의 시드 Pt 막을 50-1000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  10. 제 1 항에 있어서,
    상기 제 9 단계의 부도체는 포토레지스터 또는 CVD 산화막이며 5000-10000Å 두께로 증착되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  11. 제 1 항에 있어서,
    상기 제 11 단계의 시드 Pt 막 표면 처리는 H2SO4 용액을 사용하며 그 농도는 0.1 - 90%이고, 처리 온도가 4 - 100℃이며 디핑 시간이 2-3600초 인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  12. 제 1 항에 있어서,
    상기 제 11 단계의 표면 처리는 딜루트 H2SO4, H2SO4/H2 O2 혼합용액, HN4OH/H2O2/H2O 혼합용액, HF/H2O 혼합 용액, HF/HN 4F 혼합용액을 단독으로 사용하거나, 혹은 순차적으로 조합하여 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  13. 제 1 항에 있어서,
    상기 제 12 단계의 Pt를 3000-10000Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  14. 제 1 항에 있어서,
    상기 제 14 단계의 시드 Pt 막을 건식 에치 백으로 제거하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  15. 제 1 항에 있어서,
    상기 제 15 단계의 CVD BST 막을 증착온도 400-600℃의 온도범위에서 150-500Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  16. 제 1 항에 있어서,
    상기 제 16 단계의 CVD BST막을 RTP를 통하여 500-700℃/질소 분위기/30초-180초의 범위내에서 결정화시키는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  17. 제 1 항에 있어서,
    상기 제 17 단계의 CVD BST 막 상부에 Pt 전극을 화학기상증착법으로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  18. 제 1 항에 있어서,
    상기 제 8 단계의 전기도금법에 의한 Pt 증착시 사용되는 전류 밀도는 0.1-10mA/cm2의 범위인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  19. 제 1 항에 있어서,
    상기 제 8 단계의 전기도금법에 의한 Pt 증착시 사용되는 전력을 DC, 펄스 또는 펄스 리버스 방법을 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  20. 제 1 항에 있어서
    상기 제 12 단계의 전기도금법에 의해 Pt 대신 에치 특성이 우수한 Ru 및 lr, Os, W, Mo, Co, Ni, Au 및 Ag 와 같은 도체 박막을 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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