KR20010037842A - 주름진 박스형 구조의 전극을 가진 커패시터의 제조방법 - Google Patents

주름진 박스형 구조의 전극을 가진 커패시터의 제조방법 Download PDF

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윤종용
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Abstract

주름진 박스형 구조의 전극을 가진 커패시터의 제조 방법에 대해 기재되어 있다. 반도체 기판 상에 트랜지스터를 형성하고, 그 상부에 층간 절연막을 형성한 후, 트랜지스터의 소오스와 접속하는 매몰 콘택을 형성하는 단계와, 장벽층을 형성하고, 그 상부에 시드층을 형성하는 단계와, 도핑되는 불순물의 양을 깊이에 따라 달리하여 스토리지 전극의 분리막을 형성하는 단계와, 스토리지 전극의 역패턴을 마스크로 하여 스토리지 전극의 분리막을 부분적으로 식각함으로써 스토리지 전극의 분리막 패턴을 형성한 후, 측벽을 주름진 모양으로 식각함으로써 스토리지 전극의 틀을 형성하는 단계와, 스토리지 전극의 틀 내부에 스토리지 전극 물질을 증착하는 단계와, 유전체막을 형성하는 단계와, 플레이트 전극을 형성하는 단계를 구비하는 것을 특징으로 한다. 따라서, 백금족 금속의 전극을 에칭하지 않는 방법으로 단위 면적 당 스토리지 전극의 유효 면적을 크게 할 수 있다.

Description

주름진 박스형 구조의 전극을 가진 커패시터의 제조 방법{Method for manufacturing capacitor having corrugated box type electrode}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 주름진 박스형 구조의 전극을 가진 커패시터의 제조 방법에 관한 것이다.
PZT(PbZrTiO3) 또는 BST(BaSrTiO3)와 같은 강유전 혹은 고유전체 물질은 각각 FRAM (Ferroelectric RAM), DRAM(Dynamic RAM)으로의 응용이 기대되고 있는 물질이다. BST와 같은 고유전 물질을 반도체 소자의 커패시터 물질로 사용하기 위해서는, 백금(Pt), 루테늄(Ru)과 같은 백금족 금속 혹은 이산화 루테늄(RuO2)과 같은 백금족 금속의 산화물을 전극으로 사용하여야 한다. 그런데, 이러한 백금족 물질은 식각이 어렵기 때문에, 메모리 소자의 커패시터의 경우, 식각 공정을 하지 않고도 스토리지 전극(storage node)을 형성하는 방법에 관한 연구가 활발히 진행되고 있다.
도 1은 백금족 금속을 사용하여 스토리지 전극을 형성한 종래 일 방법에 의한 다이나믹 랜덤 억세스 메모리 소자를 도시한 단면도로서, BST의 하부 전극을 식각하지 않고 스토리지 전극을 형성하여 제작한 BST 커패시터의 완성도이다. 이는, Y.Kohyama 등이 "1997년 VLSI Technology digest., et al., p17 - p18"에 발표한 것이다.
매몰 콘택(BC)(18)이 형성되어 있는 반도체 기판(10) 위에 접착층(adhesion layer)인 실리콘 질화막(22)과 스토리지 전극 분리막인 실리콘 산화막(24)을 증착한 후, 매몰 콘택 윗 부분 (즉, 스토리지 노드가 형성될 부분)이 드러나도록 실리콘 산화막(24)과 실리콘 질화막(22)을 패터닝한다. 이어서, 루테늄(Ru)을 증착하여 하부 전극인 스토리지 전극(26)을 형성한 후, 스토리지 전극 분리막인 실리콘 산화막(24)의 위에 증착된 루테늄을 화학 기계적 폴리슁(CMP)으로 제거한다. 이후, 스토리지 전극(26)의 높이보다 낮아지도록 실리콘 산화막(24)을 식각함으로써 하부 전극의 유효면적을 늘린다. 계속해서, 유전체막(미도시)으로 BST를 증착하고, 상부 전극(미도시)으로 루테늄을 차례로 증착하여 BST 커패시터를 완성한다.
도 1에 있어서, 미설명된 도면부호 "12"는 필드 산화막을, "14"는 게이트 전극을, 그리고 "16"은 비트 라인을 나타낸다.
도 1에서 설명한 방법으로 형성된 커패시터의 경우, 단위 커패시터가 차지하는 면적이 작아지게 되면 스토리지 전극(26)의 높이를 높여야만 커패시터의 동작에 필요한 셀 당 20fF/cm2이상의 정전 용량을 얻을 수 있다. 그러나, 이 경우, 메모리 소자의 셀 영역과 주변회로 영역 사이의 단차가 높아지므로 이어지는 배선 공정 시 패턴을 위한 사진 공정의 난이도가 높아져서 수율의 저하가 문제가 된다.
본 발명이 이루고자하는 기술적 과제는 백금족 금속의 전극을 에칭하지 않는 방법으로 단위 면적 당 스토리지 전극의 유효 면적을 크게 할 수 있는 주름진 박스형 구조의 전극을 가진 커패시터의 제조 방법을 제공하는데 있다.
도 1은 백금족 금속을 사용하여 스토리지 전극을 형성한 종래 일 방법에 의한 다이나믹 랜덤 억세스 메모리 소자를 도시한 단면도로서, BST의 하부 전극을 식각하지 않고 스토리지 전극을 형성하여 제작한 BST 커패시터의 완성도이다.
도 2는 본 발명의 제1 실시 예의 방법에 의해 제조된 커패시터를 도시한 단면도로서, 그 측면이 주름진 박스형으로 형성된 백금족 금속으로 된 하부 전극을 도시한다.
도 3 내지 도 12는 본 발명의 제1 실시 예에 의한 반도체 소자의 커패시터 제조 방법을 공정 순서별로 설명하기 위해 도시한 단면도들로서, 백금족 금속으로 된 하부 전극을 식각 공정을 행하지 않고 형성하는데 있어서 표면적으로 넓힐 수 있는 방법에 대해 설명한다.
도 13a 내지 도 13d 각각은, 스토리지 전극의 분리막을 형성하는데 있어서, 증착 시간에 대한 실리콘(Si) 소스의 양과, 산소의 양과, 디지털 형태로 공급되는 P 소스의 양과, 사인 커브 모양으로 공급되는 p 소스의 양을 도시한 그래프들이다.
도 14는 본 발명의 제2 실시 예의 방법에 의해 제조된 반도체 소자의 커패시터를 도시한 단면도이다.
도 15 및 도 16은 본 발명의 제3 실시 예에 의한 반도체 소자의 커패시터 제조 방법을 설명하기 위해 도시한 단면도들이다.
도 17은 본 발명의 제4 실시 예의 방법에 의해 제조된 반도체 소자의 커패시터를 도시한 단면도이다.
도 18 및 도 19은 본 발명의 제5 실시 예의 방법에 의해 제조된 반도체 소자의 커패시터들을 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 주름진 박스형 구조의 전극을 가진 커패시터의 제조 방법은, 반도체 기판 상에 트랜지스터를 형성하고, 그 상부에 층간 절연막을 형성한 후, 상기 트랜지스터의 소오스와 접속하는 매몰 콘택을 형성하는 단계와, 장벽층을 형성하고, 그 상부에 시드층을 형성하는 단계와, 도핑되는 불순물의 양을 깊이에 따라 달리하여 스토리지 전극의 분리막을 형성하는 단계와, 스토리지 전극의 역패턴을 마스크로 하여 상기 스토리지 전극의 분리막을 부분적으로 식각함으로써 스토리지 전극의 분리막 패턴을 형성한 후, 측벽을 주름진 모양으로 식각함으로써 스토리지 전극의 틀을 형성하는 단계와, 상기 스토리지 전극의 틀 내부에 스토리지 전극 물질을 증착하는 단계와, 유전체막을 형성하는 단계와, 플레이트 전극을 형성하는 단계를 구비하는 것을 특징으로 한다.
상기 스토리지 전극 물질은 전기 도금 방법이나 화학 기상 증착법 또는 MOD(Metallo-organic deposition)법으로 증착하고, 상기 장벽층은 매몰 콘택 내에 매몰되도록 형성한다. 상기 스토리지 전극의 분리막 내의 불순물은 깊이 방향으로 디지털 형태 또는 사인 커브 형태로 도핑된다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 2는 본 발명의 제1 실시예의 방법에 의해 제조된 주름진 박스형 구조의 전극을 가진 커패시터를 도시한 단면도이다.
매몰 콘택(44)과 접하도록 장벽층(46)이 형성되어 있고, 이 장벽층(46) 상에 시드 층(48)이 형성되어 있다. 스토리지 전극(54)는 상기 시드 층(48) 상에 형성되며, 그 측벽이 주름진 모양으로 되어 전체적으로 주름진 박스형(corrugated box type) 구조이다. 유전체막(56)은 스토리지 전극(54) 표면에 형성되어 있고, 플레이트 전극(58)은 상기 유전체막(56) 상에 형성되어 있다.
미설명된 도면부호에 대해서는 계속해서 설명할 도 3 내지 도 12에서 상세하게 설명한다.
도 3 내지 도 12는 본 발명의 제1 실시 예에 의한 반도체 소자의 커패시터 제조 방법을 공정 순서별로 설명하기 위해 도시한 단면도들로서, 백금족 금속으로 된 하부 전극을 식각 공정을 행하지 않고 형성하는데 있어서 단위 면적 당 유효 면적으로 넓힐 수 있는 방법에 대해 설명한다.
먼저, 도 3을 참조하면, 반도체 기판(30)의 소자분리 영역에 필드 산화막(32)을 형성하고, 활성 영역에 게이트 전극(34), 소스 및 드레인(미도시)로 구성된 트랜지스터를 형성한 후, 상기 드레인과 전기적으로 연결된 비트 라인(36)을 형성한다. 이어서, 그 표면이 평탄한 층간 절연막(38)을 형성한 후 사진 식각 공정을 행하여 상기 소스를 부분적으로 노출시키는 매몰 콘택홀(40)을 형성한다.
도 4를 참조하면, 상기 매몰 콘택홀(40)을 매립하도록, 예컨대 다결정실리콘이나 고융점 금속, 백금족 금속 또는 실리사이드와 같은 금속 물질을 증착하여 매몰 콘택 금속층(42)을 형성한다. 이하에서는 상기 매몰 콘택 금속층(42)을 다결정실리콘으로 형성한 예를 설명한다.
도 5를 참조하면, 상기 매몰 콘택 금속층(42)을 에치백이나 화학 기계적 폴리슁(CMP)으로 식각함으로써 상기 매몰 콘택홀(40) 이외의 영역에 증착된 것을 제거함으로써 상기 매몰 콘택홀(40) 내부를 매립하는 모양의 매몰 콘택(44)을 형성한다. 이어서, 이후에 형성될 씨드층 또는 스토리지 전극과 상기 매몰 콘택(44) 사이의 전기적인 특성을 향상시키기 위해, 예컨대 티타늄 나이트라이드(TiN), 티타늄(Ti), 티타늄 실리사이드(TiSiX), 티타늄 실리콘 나이트라이드(TiSiN), 탄탈륨 알루미늄 나이트라이드(TaAlN), 탄탈륨 실리콘 나이트라이드(TaSiN), 티타늄 알루미늄 나이트라이드(TiAlN), 티타늄 실리콘(TiSi), 이리듐(Ir), 루테늄(Ru), 텅스텐 실리사이드(WSi), 텅스텐 니트리드(WN) 또는 텅스텐(W) 등과 같은 물질을, 예컨대 스퍼터링(sputtering) 방식으로 증착 함으로써 장벽층(46)을 형성한다.
계속해서, 스토리지 전극 형성을 위한 도금 공정을 용이하게 형성하기 위해, 예컨대 백금족 금속(Pt, Rh, Ru, Ir, Os, Pd), 백금족 산화물(PtOX, PhOX, RuOX, IrOX, OsOX, PdOX), 및 도전성 페로브스키(perovskite) 물질(CaRuO3, SrRuO3, BaRuO3, BaSrRuO3, CaIrO3, SrIrO3, BaIrO3, (La,Sr)CoO3, Yba2CuO7), 도전성 금속(Cu, Al, Ta, Mo, W, Au, Ag), 금속 실리사이드(WSiX, TiSiX, MoSiX, TaSiX) 또는 금속질화물(TiN, TaN, WN, TiSiN, TiAlN, TiBN, ZrSiN, ZrAlN, MoSiN, MoAlN, TaSiN, TaSiX) 중 어느 하나의 군중에서 선택된 물질을, 예컨대 스퍼터링 방식으로 증착 함으로써 시드 층(seed layer)(48)을 형성한다.
시드 층(48)은 언급한 물질들 외에도 도금을 이용하여 형성되는 스토리지 전극과 전기를 통할 수 있는 도전성 금속이면 가능하다. 이때, 상기 시드 층(48)이 장벽층의 특성도 가지는 경우는 상기 장벽층(46)을 별도로 형성하지 않아도 된다.
도 6을 참조하면, 스토리지 전극의 분리막(50)이 될 층을 형성하는 것으로서, 여기서 중요한 점은 상기 스토리지 전극의 분리막은 그 내부의 불순물 농도가 두께 방향으로 균일하지 않고 임의의 분포를 가지는 것이다. 상기 분포는 주기적이어도 무방하고 임의적이어도 관계없다. 스토리지 전극의 분리막(50)의 종류로는 실리콘 산화막, 실리콘 질화막 등이 가능하며, 이들 이외에도 불순물이 도핑 됨으로써 식각 속도의 변화가 생기는 물질이면 모두 가능하다. 본 실시 예에서는 이산화 실리콘(SiO2)에 인(P)을 도핑하는 경우의 예를 들어서 설명한다.
실리콘(Si), 인(P), 산소(O)의 소스로 각각 TEOS[Si(OC2H5)4], 산소(O2)를 소스로, PO(OCH3)3를 도핑물질의 소스로 사용하여 700℃ ∼ 750℃의 기판 온도에서 통상적인 저압 화학 기상 증착(CVD)법을 이용하여 USG(Undoped Silica Glass; SiO2), PSG(Phosporus doped Silica Glass)를 증착하는 것이 가능하다. 본 발명에서는 스토리지 전극의 분리막(50)이 두께 방향으로 P의 농도분포를 가지도록 하기 위해서 증착하는 동안 챔버 속으로 유입되는 P 소스의 양을 변화시킨다. P 소스의 양은, 도 13a 내지 도 13d에서 보는 것 처럼, 실리콘(Si) 소스(TEOS)와 산소의 양은 증착 시간 동안 일정하게 흘리면서(도 13a 및 도 13b), P 소스의 양은 디지털(digital) 형태(도 13c 참조)로 바꾸면서 도핑하거나 사인 커브 모양(도 13d 참조)으로 바꾸면서 도핑한다. 이와 같이 증착 중에 p 소스의 양을 변화사키는 것은 운송가스의 양을 플로우 미터(flowmeter)를 통하여 조절함으로써 가능하다.
상기 방법을 이용하면 PSG의 증착 과정에서 두께방향으로 불순물의 농도분포를 달리하는 스토리지 전극의 분리막(50)을 증착하는 것이 가능하다. 상기 스토리지 전극의 분리막의 두께는 얻고자 하는 유전용량에 따라 달리할 수 있으나, 1,000Å∼15,000Å 정도가 적당하다. 그리고, P 농도의 반복 주기는 50Å∼1,000Å이 적당하다.
상기 스토리지 전극의 분리막(50)은 예로 든 인(P)가 도핑된 이산화 실리콘(SiO2) 이외에도, 보론(B)이 도핑된 이산화 실리콘(SiO2), 인(P) 도핑된 PSG, 산소(O)가 도핑된 실리콘 질화막(SiON) 등 여러 가지 물질이 가능하다. 즉, 불순물이 도핑됨으로써 식각 속도가 달라지는 물질은 전부 본 발명의 사상의 범주에 속한다.
도 7을 참조하면, 스토리지 전극의 분리막 패턴(50a)을 형성하는 과정이다. 즉, 이후에 진행될 공정에서 스토리지 전극 물질이 증착 될 부분(52)을 오픈(open)시키는 과정으로서, 통상적인 사진/ 식각 공정을 이용하며, 사진 식각 공정의 마스크로서는 스토리지 전극 패턴의 역 패턴(reverse photo)을 이용한다. 실리콘 산화막을 스토리지 전극의 분리막으로 사용할 경우, CF4+O2를 에칭가스로 사용한 플라즈마 건식 식각(plasma dry etch)법으로 식각한다.
도 8을 참조하면, 스토리지 전극의 분리막 패턴(50a)의 측벽 부분을 도핑농도에 따른 식각 속도의 차이를 이용하여 선택적으로 식각함으로써 스토리지 전극의 분리막 패턴이 주름진 형태(50b)로 되도록 한다. 이 단계가 끝난 결과물을 스토리지 전극의 틀(52a)이라고 칭한다.
스토리지 전극의 분리막이 인(P)이 도핑된 실리콘 산화막일 경우는 완충된 산화막 식각액(Buffered Oxide Etchant(BOE))을 식각 용액으로 사용하므로 스토리지 전극의 분리막 패턴의 측벽을 주름진 형태로 만들 수 있다. "집적회로 공정기술" (이종덕, 방한출판사, 1986, 343p)에 따르면 PSG는 도핑된 인(P)의 농도에 따라 식각율이 다르며, 인의 도핑 농도가 클수록 7:1 불산 용액 혹은 BOE(순수:초산:NH4F=6:5:1)에서의 식각율이 크다. 또한 실리콘 산화막에 보론(B), 인(P)의 도핑 농도에 따른 식각율 및 실리콘 옥시 나이트라이드(SiON)의 HF, 인산(H3PO4)에서의 식각율에 대한 실험 결과를 표 1에 나타내었다. 한편, 스토리지 전극의 분리막으로서 실리콘 옥시 나이트라이드(SiON)를 사용할 경우에는 N 함유량을 변화시킴으로 PSG 및 BPSG를 스토리지 전극의 분리막으로 사용한 경우와 같이 스토리지 전극의 분리막의 측면을 주름진 형태로 만들 수 있다.
산화막 HF 200:1(90초) HF 1000:1(20분) 인산 155℃(60초)
USG 175 44 3.1
BPSG B:4.0/P3.6 162 91 71.8
B:4.6/P3.6 273 111 48
B:4.9/P3.9 308 198
SiON 60 47 345
도 9를 참조하면, 스토리지 전극 물질을 전기 도금(electro-plating)법을 이용하여 증착하는 단계이다. 백금(Pt)을 전기 도금하는 경우, 양극(anode)에는 백금(Pt) 전극을 연결하고 음극에는 반도체 기판 위에 있는 백금 시드 층(48)을 연결하여 아초산(亞硝酸) (ammonium platinum; Pt(NH3)2(NO2)2) 도금 액 대신 여러 가지 금속염을 사용하면 상기 스토리지 전극의 틀(도 8의 52a) 내에 스토리지 전극 물질이 형성된다.
도 10을 참조하면, 스토리지 전극의 틀을 제거하는 단계이다. 상기 스토리지 전극의 틀을 이루는 주(主)물질이 실리콘 산화막일 경우에는 HF 혹은 BOE를 사용하여 틀 물질을 제거한다. 이때, 식각 시간은 스토리지 전극의 높이에 따라 다르나, 식각시간이 1-20분이 되도록 식각 용액의 농도를 조절한다.
도 11을 참조하면, 스토리지 전극(54)들 사이에 있는 시드 층(48)을 제거한다. 이때, 시드 층과 스토리지 전극이 모두 백금(Pt)일 경우에는, Ar+Cl2를 식각 가스로 사용한 플라즈마 식각법으로 상기 스토리지 전극(54)을 마스크로 하여 시드 층을 제거한다.
도 12를 참조하면, 유전체막(56)과 커패시터의 플레이트 전극(58) 및 이후의 공정을 진행하여 커패시터를 완성하는 단계이다. 유전체막(56)은 스토리지 전극(54)의 굴곡 부분에까지 유전물질이 균일하게 증착될 수 있도록 스텝 커버리지(step coverage)가 우수한 CVD법을 이용하여 형성한다. 여기서, 유전 물질로는Ta2O5, (Ba,Sr)TiO3, SrTiO3(STO), (Ba,Sr)TiO3(BST), PbZrTiO3(PZT), SrBi2Ta2O9(SBT), (Pb,La)(Zr,Ti)O3, Bi4Ti3O12등의 고유전 물질을 사용한다. 이 중,본 실시예에서는 BST의 경우를 예를 들어 설명한다. 일반적으로 DRAM의 유전막으로 사용하는 BST 박막의 두께는 100Å∼500Å이다. BST 박막을 CVD법으로 형성할 경우, Ba(TMHD)2, Sr(TMHD)2, Ti(TMHD)2를 기본으로 하는 유기소스와 O2+N2O를 산화가스로 사용하여 400℃∼600℃의 기판 온도, 챔버 압력 1Torr∼10Torr의 조건에서 BST막을 형성한다.
상기 유전체막(56)을 형성한 후, 플레이트 전극(58)으로 Pt, Ru, Ir 등의 백금족 금속 또는 RuO2, IrO2등의 백금족 금속의 산화물을 형성한다. 플레이트 전극(58)의 형성 공정은 스토리지 전극(54)의 형성공정과 동일하며, 두께는 100Å∼3,000Å으로 한다. 플레이트 전극(58)을 형성한 후에는 유전체막(56)과 스토리지 전극(54) 및 플레이트 전극(58) 사이의 계면 특성을 개선하기 위하여 500℃∼800℃, 산소가 1%∼10% 포함된 질소 분위기에서 30분 동안 열처리 공정을 추가한다.
이어서, 층간 절연막(60) 및 금속 배선(62)을 형성한다. 상기 층간 절연막(60)의 두께는 스토리지 전극(54)과 플레이트 전극(58) 사이의 공간을 완전히 채우고, 스토리지 전극(54)의 최 상부 면을 1,000Å ∼ 5,000Å 정도로 덮을 수 있도록 두께를 조절한다. 층간 절연막(60)과 금속 배선(62)을 형성하는 공정은 반도체 메모리 소자의 형성방법과 동일하다. 그리고, 배선 공정 이후의 공정도 통상의 반도체 공정과 동일하다.
도 14는 본 발명의 제2 실시 예의 방법에 의해 제조된 반도체 소자의 커패시터를 도시한 단면도로서, 상기 제1 실시예의 변형된 실시 예이다. 제1 실시 예와는 달리, 시드 층을 별도로 형성하지 않고, 스토리지 전극(54)과 매몰 콘택(44) 사이의 장벽층(46)을 스토리지 전극의 시드 층으로 사용한 경우이다.
도 15 및 도 16은 본 발명의 제3 실시 예에 의한 반도체 소자의 커패시터 제조 방법을 설명하기 위해 도시한 단면도들이다.
제3 실시 예는 제1 실시 예와는 달리, 스토리지 전극의 형성방법으로 CVD 혹은 MOD(Metallo-organic deposition) 법을 사용한다. 스토리지 전극의 틀을 형성하는 과정까지는 제1 실시 예와 동일하다. 그 후에 CVD 혹은 MOD 법을 이용하여 스토리지 전극의 틀 내부를 완전히 채움과 동시에 스토리지 전극의 분리막(50b) 상부에 100Å∼3,000Å 정도 두께로 더 덮이도록 스토리지 물질(64)을 증착한다 (도 15). 스토리지 전극 물질(64)로 백금(Pt)을 사용할 경우의 CVD 공정은 제1 실시예의 플레이트 전극으로 형성하는 백금(Pt)의 CVD 조건과 동일하다.
한편, MOD법을 이용하여 백금(Pt)을 증착할 수도 있다. MOD는 귀금속과 유기물이 화학적으로 결합한 금속 유기물로서 잉크 상(solution)이다. 글래스(Glass), 세라믹(Ceramics), 금속 등의 기판에 인쇄 또는 도포(spin-coating)한 후 소성(열처리)을 통해 열분해가 일어나고, 이때 기판 상에 0.05㎛∼1.0㎛ 두께의 균일한 박막과 미세 패턴을 형성할 수 있다.
CVD법이나 MOD법을 사용할 경우는 스토리지 전극의 분리막(50b) 상부에까지 스토리지 전극 물질이 증착되기 때문에, 이 부분에 증착된 스토리지 전극 물질을 화학 기계적 폴리슁(CMP) 또는 에치백(etch back)을 이용하여 제거하는 공정을 추가하여 상기 스토리지 전극의 틀 내부를 채우는 모양의 스토리지 전극(64a)을 형성한다 (도 16).
도 17은 본 발명의 제4 실시 예의 방법에 의해 제조된 반도체 소자의 커패시터를 도시한 단면도로서, 상기 제3 실시예의 변형된 실시 예이다. 제3 실시 예와는 달리, 시드 층(도 15의 48)을 별도로 형성하지 않은 경우이다.
도 18 및 도 19은 본 발명의 제5 실시 예의 방법에 의해 제조된 반도체 소자의 커패시터들을 도시한 단면도들이다.
제5 실시 예는 제1 ∼ 제4 실시예의 변형된 실시 예로서, 장벽층(46a) 매몰 콘택홀(40) 내부에 매몰되어 있는 구조이다. 도 18은 장벽층(46a)이 매몰되어 있으면서도 시드 층이 없는 구조이고, 도 19는 장벽층(46a)이 매몰되어 있으면서 시드 층(48)이 있는 구조이다.
본 발명에 의한 주름진 박스형 구조의 전극을 가진 커패시터의 제조 방법에 의하면, 백금족 금속의 전극을 에칭하지 않는 방법으로 단위 면적 당 스토리지 전극의 유효 면적을 크게 할 수 있다. 즉, 스토리지 전극을 주름진 박스와 같은 형태로 제조함으로써 스토리지 전극의 표면적을 증대시킬 수 있다.

Claims (5)

  1. 반도체 기판 상에 트랜지스터를 형성하고, 그 상부에 층간 절연막을 형성한 후, 상기 트랜지스터의 소오스와 접속하는 매몰 콘택을 형성하는 단계;
    장벽층을 형성하는 단계;
    도핑되는 불순물의 양을 깊이에 따라 달리하여 스토리지 전극의 분리막을 형성하는 단계;
    스토리지 전극의 역패턴을 마스크로 하여 상기 스토리지 전극의 분리막을 부분적으로 식각함으로써 스토리지 전극의 분리막 패턴을 형성한 후, 측벽을 주름진 모양으로 식각함으로써 스토리지 전극의 틀을 형성하는 단계;
    상기 스토리지 전극의 틀 내부에 스토리지 전극 물질을 증착하는 단계;
    유전체막을 형성하는 단계; 및
    플레이트 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 주름진 박스형 구조의 전극을 가진 커패시터의 제조 방법.
  2. 제1항에 있어서,
    상기 장벽층 상에 백금으로 된 시드 층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 주름진 박스형 구조의 전극을 가진 커패시터의 제조 방법.
  3. 제1항에 있어서,
    상기 스토리지 전극 물질은 전기 도금 방법이나 화학 기상 증착법 또는 MOD(Metallo-organic deposition)법으로 증착하는 것을 특징으로 하는 주름진 박스형 구조의 전극을 가진 커패시터의 제조 방법.
  4. 제1항에 있어서,
    상기 장벽층은 매몰 콘택 내에 매몰되도록 형성하는 것을 특징으로 하는 주름진 박스형 구조의 전극을 가진 커패시터의 제조 방법.
  5. 제1항에 있어서,
    상기 스토리지 전극의 분리막 내의 불순물은 깊이 방향으로 디지털 형태 또는 사인 커브 형태로 도핑되는 것을 특징으로 하는 주름진 박스형 구조의 전극을 가진 커패시터의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
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KR100501595B1 (ko) * 2000-11-15 2005-07-14 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
KR100944323B1 (ko) * 2003-06-30 2010-03-03 주식회사 하이닉스반도체 반도체 메모리 장치의 고유전체 캐패시터의 제조방법

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