KR20010106713A - 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 스토리지노드 콘택홀과 하부전극과의 정렬오차를 방지하는데 적합한 캐패시터 제조 방법에 관한 것으로, 반도체 기판 상에 층간절연막을 형성하고, 상기 층간절연막을 선택적으로 식각하여 1차 콘택홀을 형성하는 제 1 단계; 상기 1차 콘택홀을 부분 매립하는 전도막을 형성하는 제 2 단계; 상기 제 2 단계의 결과물 상에 더미절연막을 형성하고 상기 더미절연막을 선택적으로 식각하여 상기 전도막을 노출시키는 2차 콘택홀을 형성하는 제 3 단계; 상기 2차 콘택홀을 부분매립하는 오믹접촉막 및 확산방지막을 차례로 형성하는 제 4 단계; 상기 확산방지막상에 상기 2차 콘택홀을 완전히 매립하도록 평탄화된 제 1 하부전극을 형성하는 제 5 단계; 상기 더미절연막을 습식제거하여 상기 확산방지막의 일부분과 상기 제 1 하부전극을 노출시키는 제 6 단계; 상기 노출된 제 1 하부전극 및 확산방지막을 오버랩하도록 제 2 하부전극을 형성하는 제 7 단계; 및 상기 제 7 단계의 결과물 상에 고유전율막, 상부전극을 차례로 형성하는 제 8 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 캐패시터의 스토리지노드(Storage node) 형성 방법에 관한 것이다.
일반적으로, 반도체 소자의 제조 기술 중 트랜지스터와 캐패시터의 성능 향상을 위한 연구가 진행되고 있는데, 특히 DRAM에서 소프트 에러(Soft error)를 방지하고, 안정된 동작을 유지하기 위해서는 단위 셀당 25fF 이상의 정전용량 (Capacitance)이 필요하고, 아울러 누설전류(Leakage current)도 충분히 낮아야 한다. 그러나, 종래의 Si3N4/SiO2(NO)나 Ta2O5와 같은 유전체는 유전율이 충분하지 않아, 기가(Giga)급 DRAM의 고유전상수 캐패시터로서 SrTiO3,(Ba,Sr)TiO3와 같은 고유전체의 연구가 진행되고 있으며 이와 병행하여 스토리지노드(Storage node)에 대한 하부전극(Bottom electrode)의 연구도 활발히 진행되고 있다.
도 1 은 종래기술에 따라 제조된 캐패시터를 나타낸 도면으로서, SrTiO3, (Ba,Sr)TiO3등과 같은 고유전율 박막을 사용한 캐패시터를 도시하고 있다.
도 1에 도시된 것처럼, 트랜지스터 형성을 위한 공정이 실시된 반도체 기판(11) 상에 층간절연막(12)을 증착하고, 상기 층간절연막(12)을 선택적으로 식각하여 상기 트랜지스터의 불순물확산층, 예를 들면, 소오스/드레인 영역(도시 생략)이 노출되는 콘택홀을 형성한다. 이어 상기 콘택홀에 폴리실리콘(13)을 매립 및 평탄화한 다음, 스퍼터링 방법을 이용하여 접촉막(14)과 금속/산소 확산방지막(15)을 증착한다. 이어 상기 금속/산소 확산방지막(15) 상에 하부전극용 전도막을 증착하고 선택적으로 식각하여 스토리지 노드(Storage node)(16)를 형성한다. 이어 상기 스토리지 노드(16)를 포함한 전면에 유전체막(17), 예를 들면, SrTiO3, BST (Ba,Sr)TiO3등과 같은 고유전체막을 증착한 다음, 상부전극용 전도막(18)을 증착한다.
그러나, 이러한 종래의 캐패시터의 스토리지 노드 형성 방법은 디자인률 (Design rule)이 작아짐에 따라 스토리지 노드의 일정 높이에서 80°이상의 각도를 유지해야 하나, 식각(Etch)의 어려움으로 인하여 일정 높이 이상 사용하기 어렵고 BST 증착시 스토리지 노드 측면에 접촉막(14)과 금속/산소 확산방지막(15)이 노출되는 문제점이 있다.
또한 도 2에 도시된 바와 같이, 금속/산소 확산방지막(15)이 콘택홀 내부에만 위치하도록 플러그(Plug) 형태로 형성시키는 방법이 제안되었으나, 하부전극용 마스크와 콘택 마스크간의 정렬오차를 피할 수 없어 확산방지막(15) 플러그가 노출되어 BST증착후 누설전류 특성이 열화되는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서, 적층구조의 캐패시터 형성시 스토리지노드의 유효면적을 증가시키고, 고유전율막 증착시 산소확산을 방지하도록 하는데 적합한 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 캐패시터 제조 방법을 나타낸 도면,
도 2 는 종래의 다른 예에 따른 캐패시터 제조 방법을 나타낸 도면.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 캐패시터 제조 방법을 나타낸 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명*
21 : 반도체 기판 22 : 층간절연막
23 : 폴리실리콘 24 : SiON막
25 : O3-PSG막 26 : 티타늄실리사이드
27 : 티타늄나이트라이드 28a : 제 1 하부전극
28b : 제 2 하부전극 29 : BST막
30 : 상부전극
상기의 목적을 달성하기 위한 본 발명의 캐패시터 제조 방법은 반도체 기판 상에 층간절연막을 형성하고, 상기 층간절연막을 선택적으로 식각하여 1차 콘택홀을 형성하는 제 1 단계; 상기 1차 콘택홀을 부분 매립하는 전도막을 형성하는 제 2 단계; 상기 제 2 단계의 결과물 상에 더미절연막을 형성하고 상기 더미절연막을 선택적으로 식각하여 상기 전도막을 노출시키는 2차 콘택홀을 형성하는 제 3 단계; 상기 2차 콘택홀을 부분매립하는 오믹접촉막 및 확산방지막을 차례로 형성하는 제 4 단계; 상기 확산방지막상에 상기 2차 콘택홀을 완전히 매립하도록 평탄화된 제 1 하부전극을 형성하는 제 5 단계; 상기 더미절연막을 습식제거하여 상기 확산방지막의 일부분과 상기 제 1 하부전극을 노출시키는 제 6 단계; 상기 노출된 제 1 하부전극 및 확산방지막을 오버랩하도록 제 2 하부전극을 형성하는 제 7 단계; 및 상기 제 7 단계의 결과물 상에 고유전율막, 상부전극을 차례로 형성하는 제 8 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3d는 본 발명의 바람직한 실시예에 따른 캐패시터의 제조 방법을 나타낸 제조 공정 단면도이다.
도 3a에 도시된 바와 같이, 소정 공정, 예를 들면, 게이트전극(도시 생략) 및 불순물확산층(도시 생략)을 포함한 하부 트랜지스터가 형성된 반도체 기판(21)상에 제 1 층간절연막(22)을 형성한 다음, 스토리지 노드용 마스크를 이용하여 상기 제 1 층간절연막(22)을 선택적으로 식각하여 스토리지 노드용 1차 콘택홀을 형성한다.
이어 상기 1차 콘택홀에 화학기상증착법(Chemical Vapor Deposition; CVD)으로 500∼5000Å 두께의 폴리실리콘(23)을 증착한 다음, 비트라인(도시 생략)을 형성하고 평탄화한 다음, 상기 결과물 상에 제 2 층간절연막(22'), SiON막(24)을 증착하고 원하는 스토리지 노드 높이만큼 높은 식각율을 가진 O3-PSG(Phospho-Silicate Glass)막(25)을 증착한다. 여기서, 상기 1차 콘택홀에 매립되는 물질로 선택적 단결정실리콘(Selective epi-silicon)을 이용할 수 도 있으며, 상기 O3-PSG막(25)은 후속 공정에서 제거되는 더미산화막(Dummy oxide)으로서, 원하는 스토리지 노드의 높이만큼 높은 식각율을 가지므로 그 증착두께를 조절하여 후속 스토리지 노드의 높이를 결정할 수 있다.
이어 상기 1차 콘택홀 형성시 이용한 스토리지 노드용 마스크를 이용하여 상기 O3-PSG막(25), SiON막(24) 및 제 2 층간절연막(22')을 식각하여 스토리지 노드용 2차 콘택홀을 형성한다. 이 때, 상기 SiON막(24)은 후속 O3-PSG막(25) 습식제거시 하부 제 2 층간절연막(22')의 손상을 방지하기 위한 식각방지막으로 이용된다.
도 3b에 도시된 바와 같이, 상기 2차 콘택홀을 포함한 전면에 스퍼터링 (Sputtering) 또는 화학기상증착법(CVD)으로 티타늄(Ti)을 200∼2000Å 두께로 증착한 다음, 반도체 기판(21) 전체 상부에 급속 나이트라이드화 열처리(RapidThermal Nitridation; RTN)를 550∼950℃에서 30∼120초동안 실시하여 하부의 폴리실리콘(23)과 티타늄(Ti)이 실리사이드 반응(Silicide reaction)을 일으켜 티타늄실리사이드막(26)으로 변환된다.
이어 상기 O3-PSG막(25) 표면의 실리사이드 반응을 일으키지 않은 티타늄을 제거한 다음, 스퍼터링 또는 화학기상증착법(CVD)으로 티타늄나이트라이드막(TiN) (27)을 5000∼15000Å두께로 증착한다. 이어 화학기계적연마(Chemical Mechanical Polishing; CMP) 공정을 이용하여 상기 티타늄나이트라이드막(27)을 평탄화한 다음, 일정 높이(500∼2000Å)까지 리세스(Recess)시킨다. 이 때, 상기 티타늄나이트라이드막(27)은 상기 2차 콘택홀을 부분 매립하도록 리세스된다.
이어 상기 반도체기판(21) 전체에 하부전극용 제 1 백금(Pt)을 MeCpPtMe3(MethylCylopentadienyl trimethylPlatinum[(CH3)3(CH3C5H4)Pt] 반응 원료를 사용하여 실온(Room temperature)∼550℃, 0.1∼5 torr, 0∼500 sccm의 Ar, O2,H2를 이용한 조건하에서 화학기상증착법(CVD)으로 500∼3000Å 두께로 증착한다.
이어 상기 2차 콘택홀을 완전히 매립하도록 화학적기계적연마법(Chemical Mechanical Polishing; CMP)으로 상기 제 1 백금을 평탄화하여 제 1 하부전극(28a)을 형성한다.
이 때, 상기 제 1 하부전극(28a)으로 이용된 백금 증착시, (EtCP)PtMe3(Ethyl-Cyclopentadienyl-Pt-Trienthyl:C2H5C5H4)Pt(CH3)3반응원료를 사용할 수 도있으며, 제 1 하부전극(28a) 물질로 루테늄(Ru), 이리듐(Ir)을 이용할 수 도 있다.
또한, 하부전극을 형성하기 위한 별도의 마스크 공정없이 상기 2차 콘택홀에 매립하여 화학적기계적연마를 실시하여 제 1 하부전극(28a)을 형성하므로써 하부전극을 형성하기 위한 마스크공정이 생략되므로 콘택홀마스크와 하부전극 마스크간의 정렬오차를 방지할 수 있다.
도 3c에 도시된 바와 같이, 상기 O3-PSG막(25)을 습식 딥(Wet dip)을 사용하여 제거하므로써 제 1 하부전극(28a)을 포함하는 스토리지 노드를 노출시키는데, 이 때, 식각방지막인 SiON막(24)은 제거되지 않고 잔류하기 때문에, 상기 확산방지막인 티타늄나이트라이드막(27)은 일부분만 노출된다.
도 3d에 도시된 바와 같이, 반도체 기판(21) 전체에 하부전극용 제 2 백금을 MeCpPtMe3(Methylcylopentadienyl trimethylplatinum)[(Ch3)3(Ch3C5H4)Pt] 반응 원료를 사용하여 실온(RT)∼550℃, 0.1∼5 torr, 0∼500sccm의 Ar,O2,H2를 사용한 조건하에서 화학기상증착법으로 200∼1000Å 두께로 증착한 다음 전면식각하여 제 1 하부전극(28a)과 티타늄나이트라이드막(27)을 감싸안은 형태로 제 2 하부전극(28b)을 형성하므로써 스토리지 노드를 분리한다. 여기서, 상기 제 1 하부전극(28a)에 연결되는 제 2 하부전극(28b)을 스토리지노드를 감싸안은 형태로 형성하므로써 하부전극의 유효면적을 증가시킨다.
이어 반도체 기판(21) 전체 상부에 고유전율막으로 BST막(29)을 300∼750℃에서 100∼1000Å 두께로 증착한 다음, 상기 BST막(29) 상에 화학기상증착법으로상부전극용 백금막을 100∼1000Å두께로 증착하여 상부전극(30)을 형성한다. 이어 반도체 기판(21) 전체 상부를 관상열처리에 의해 300∼750℃의 질소 분위기에서 10∼60분간 열처리한다. 이 때, 상기 BST막(29)을 300∼550℃에서 100∼1000Å 두께로 1차 증착하고 후열공정을 진행한 다음, 300∼750℃에서 100∼1000Å 두께로 2차 증착하여 2중막으로 형성할 수 도 있으며, 상기 고유전율막으로는 SrTiO3를 이용할 수 도 있다. 또한, 상기 BST막(29) 형성 후, 후속 열공정을 급속열처리(Rapid Thermal Processing; RTP) 방법으로 300∼750℃에서 질소(N2)와 산소(O2)분위기에서 10∼240초간 실시할 수 있다.
그리고 상기 상부전극(30) 물질로 루테늄(Ru) 또는 RuO2, Ir,IrO2등의 전도성 산화물을 이용할 수 있고, 상기 확산방지막인 티타늄나이트라이드막(27)은 제 2 하부전극(28b)으로 둘러싸여 있기 때문에, 상기 BST막(29) 증착시 산소확산을 방지한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 스택캐패시터 구조 형성시 발생하는 하부전극 에치의 어려움을 제거하여 스토리지 노드 높이를 원하는 높이까지 형성하므로써 스토리지 노드의 유효면적을 증대시킬 수 있고, 또한 하부전극 에치시 발생할 수 있는 콘택홀과 하부전극과의 정렬오차를 피할 수 있고, 확산방지막과 BST박막 증착시 직접접촉을 피함으로써 BST박막 증착시 산소확산을 방지하여 캐패시터의 전기적 특성을 개선시킬 수 있는 효과가 있다.
Claims (14)
- 반도체 소자의 제조 방법에 있어서,반도체 기판 상에 층간절연막을 형성하고, 상기 층간절연막을 선택적으로 식각하여 1차 콘택홀을 형성하는 제 1 단계;상기 1차 콘택홀을 부분 매립하는 전도막을 형성하는 제 2 단계;상기 제 2 단계의 결과물 상에 더미절연막을 형성하고 상기 더미절연막을 선택적으로 식각하여 상기 전도막을 노출시키는 2차 콘택홀을 형성하는 제 3 단계;상기 2차 콘택홀을 부분매립하는 오믹접촉막 및 확산방지막을 차례로 형성하는 제 4 단계;상기 확산방지막상에 상기 2차 콘택홀을 완전히 매립하도록 평탄화된 제 1 하부전극을 형성하는 제 5 단계;상기 더미절연막을 습식제거하여 상기 확산방지막의 일부분과 상기 제 1 하부전극을 노출시키는 제 6 단계;상기 노출된 제 1 하부전극 및 확산방지막을 오버랩하도록 제 2 하부전극을 형성하는 제 7 단계; 및상기 제 7 단계의 결과물 상에 고유전율막, 상부전극을 차례로 형성하는 제 8 단계를 포함하여 이루어짐을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 2 단계에서,상기 전도막은 폴리실리콘 또는 선택적 단결정실리콘 중 어느 하나를 이용하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 3 단계에서,상기 더미절연막은 O3-PSG막을 이용하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 4 단계에서,상기 오믹접촉막은 티타늄실리사이드막 또는 탄탈륨실리사이드막 중 어느 하나를 이용하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 4 단계에서,상기 확산방지막은 티타늄나이트라이드막, 탄탈륨나이트라이드막, 티타늄알륌늄나이트라이드막 또는 티타늄실리라이트라이드막 중 어느 하나를 이용하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 5 단계에서,제 1 하부전극은 백금을 이용하며, MeCpPtMe3반응원료를 사용하여 30∼550℃, 0.1∼5torr, Ar, O2, H2를 0∼500sccm 조건에서 화학기상증착법으로 500∼3000Å두께로 증착되는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 2 단계에서,상기 더미절연막을 형성하기 전 식각방지막으로서 실리콘산화질화막을 형성하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 7 단계에서,상기 제 2 하부전극은 백금을 이용하며, 화학기상증착법으로 100∼1000Å두께로 증착되는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 8 단계 후, 300∼750℃의 질소 분위기에서 10∼60분간 열처리하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 8 단계에서,상기 고유전율막은 BST 또는 SrTiO3중 어느 하나를 이용하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 10 항에 있어서,상기 BST는 350∼750℃에서 100∼1000Å두께의 단일막으로 증착되거나, 또는 300∼550℃에서 100∼1000Å두께로 1차 증착되고, 후속열공정을 진행한 후300∼750℃에서 100∼1000Å두께로 2차 증착된 2중막으로 증착되는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 8 단계 후, 급속 열처리공정으로 300∼750℃에서 질소와 산소분위기에서 10∼240초동안 후속 열공정을 실시하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 7 단계에서,상기 오버랩되는 제 2 하부전극은 상기 제 6 단계의 결과물 상에 제 2 하부전극용 전도막을 증착하고 전면식각하여 형성되는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 3 단계의 2차 콘택홀은 상기 제 1 단계의 1차 콘택홀과 동일한 마스크를 이용하여 형성되는 것을 특징으로 하는 캐패시터 제조 방법.
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| KR100481867B1 (ko) * | 2002-11-11 | 2005-04-11 | 삼성전자주식회사 | 강유전체 커패시터 및 그 제조 방법 |
| US8318560B2 (en) | 2006-03-03 | 2012-11-27 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit devices including a capacitor |
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- 2000-05-23 KR KR1020000027637A patent/KR20010106713A/ko not_active Application Discontinuation
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