KR100546938B1 - 캐패시터의 하부전극 형성 방법 - Google Patents

캐패시터의 하부전극 형성 방법 Download PDF

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Abstract

본 발명은 캐패시터의 하부전극 형성 방법에 관한 것으로, 특히 캐패시터의 누설전류 특성 및 축전용량을 향상시키기 위해 MIM(Metal-Insulator-Metal) 구조를 채택하고 이 구조의 하부전극으로 텅스텐을 사용하는 경우, 텅스텐과 절연막과의 접착층으로써 티타늄 나이트라이드를 사용하게 되면 캐핑 산화막 제거 후에도 티타늄 나이트라이드막이 하부전극 외벽에 잔류하여 이를 제거하기 위한 별도의 공정이 필요하게 되는 문제점을 해결하기 위한 것이다. 이를 위하여 본 발명은 텅스텐층의 접착층으로써 증착 특성이 우수한 텅스텐 나이트라이드층을 사용하고, 텅스텐 나이트라이드층 및 텅스텐층 형성 후 열처리 공정을 통해 텅스텐 나이트라이드층 내의 질소성분을 외부확산시켜 하부전극이 텅스텐만으로 이루어지도록 하므로써, 하부전극 외측벽에 형성된 텅스텐 나이트라이드층을 제거하기 위한 공정을 생략할 수 있어 공정 과정을 단순화할 수 있는 캐패시터의 하부전극 형성 방법이 개시된다.
MIM 구조 캐패시터, 하부전극, 텅스텐, 텅스텐 나이트라이드,

Description

캐패시터의 하부전극 형성 방법{Method of forming a storage node for a capacitor}
도 1a 내지 1g는 본 발명의 실시 예에 따른 캐패시터의 하부전극 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 : 반도체 기판 12 : 절연막
13 : 폴리실리콘 플러그 14 : 캐핑 산화막
15 : 텅스텐 나이트라이드층 16 : 하부전극(텅스텐층)
17 : 텅스텐 실리콘 나이트라이드층
본 발명은 캐패시터의 하부전극 형성 방법에 관한 것으로, 특히 하부 금속층-절연막-상부 금속층(Metal-Insulator-Metal; 이하 MIM이라 함) 구조의 캐패 시터에서 캐패시터의 하부전극으로 사용되는 하부 금속층의 접착 특성을 향상시켜 캐패시터의 축전용량과 누설전류 특성을 개선할 수 있는 캐패시터의 하부전극 형성 방법에 관한 것이다.
최근 1Gbit DRAM 이상의 반도체 소자에서 캐패시터의 유전체막은 주로 탄탈륨 옥사이드(Ta2O5)를 이용하여 형성한다. 이것은 Ta2O5가 열적, 화학적 안정성 및 CVD 증착에 의한 층덮힘 특성이 기존의 NO 또는 ONO 구조의 유전체막에 비해 우수하기 때문이다. 현재까지 Ta2O5를 유전체막으로 사용하는 캐패시터는 금속층-절연층-실리콘층(Metal-Insulator-Silicon; MIS) 구조로 형성된다. 이와 같은 MIS 구조 캐패시터의 하부전극은 예를 들어, RTN 처리 폴리실리콘을 사용하여 형성하고 상부전극은 TiN을 이용하여 형성한다. 그러나 소자의 집적도가 향상되고 보다 큰 축전 용량을 확보하기 위해서는 하부전극도 금속재료를 사용하여 형성하는 MIM 구조의 적용이 필수적이다.
캐패시터의 유전체막으로 Ta2O5을 사용하는 대신 BST, PZT, YI(SBT) 등의 높은 유전상수를 갖는 재료를 사용할 수 있다. 이러한 물질을 사용하는 경우에도 하부 및 상부전극의 제조는 매우 중요하며, 특히 전극재료와 유전층과의 계면 반응은 최대한 억제되어야 하고 우수한 스텝 커버리지(step coverage)가 요구된다. 현재 전극재료로 연구되고 있는 Pt, RuO2는 화학적 안정성이 좋아 유전층과의 계면특성이 우수한 반면, 식각특성이 열악하며 스텝 커퍼리지가 우수한 CVD 방법으로 제조하는데 어려움이 따른다. 그리고 TiN은 유전층과의 계면 안정성 및 스텝 커버리지가 불 량하다. 그러나 하부전극 재료로써 텅스텐을 이용하는 경우에는 우수한 식각 특성을 얻을 수 있고 스텝 커버리지가 우수하며 유전층과의 계면을 안정적으로 유지할 수 있기 때문에, MIM 구조의 캐패시터에서 하부전극 재료로 텅스텐(W)을 사용하는 것이 유리하다. CVD 텅스텐을 이용하여 실린더 구조의 캐패시터를 형성하기 위해서는 텅스텐층과 절연막과의 접착특성을 향상시키고 폴리실리콘과 텅스텐층과의 접촉 특성을 향상시키기 위하여 절연막과의 접착층 또는 하부 폴리실리콘 플러그와의 장벽층이 필요하다. 접착층 또는 장벽층으로는 주로 TiN이 사용되고 있는데, TiN은 캐핑 산화막 제거 공정 후에도 실린더 외벽에 남아 있기 때문에 TiN 제거를 위한 별도의 공정이 필요하다. 또한, 금속 하부전극은 일반적으로 실리콘에 비하여 내산화성이 취약하므로 Ta2O5의 증착과 결정화를 위한 후속 열공정 동안의 열안정성(내산화성)이 열악한 문제점이 있다. 이에 따라 캐패시터의 축전용량이 적고 누설전류 특성이 열악해지는 단점이 있다.
따라서, 본 발명은 MIM 구조의 캐패시터에서 하부전극와 절연막과의 접착층 및 하부 폴리실리콘 플러그와의 장벽층으로서 텅스텐 나이트라이드(WNx)를 이용하므로써, 캐패시터의 축전용량과 동작속도를 향상시킬 수 있는 캐패시터의 하부전극 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 캐패시터의 하부전극 형성 방 법은 하부구조가 형성된 반도체 기판 상에 절연막을 형성하고 상기 절연막의 선택된 영역을 제거하여 상기 반도체 기판이 노출되는 플러그 홀을 형성하는 단계; 전체구조 상에 폴리실리콘층을 형성하고 절연막이 노출되는 시점까지 식각하여 플러그 홀 내에 폴리실리콘 플러그를 형성하는 단계; 전체구조 상에 캐핑 산화막을 형성한 후 상기 캐핑 산화막의 선택된 영역을 제거하여 폴리실리콘 플러그 및 그 주변의 상기 절연막 일부를 노출시키는 단계; 상기 하부전극 형성용 홀을 포함하는 전체구조 상에 텅스텐 나이트라이드층을 형성하는 단계; 전체구조 상에 하부전극용 텅스텐층을 형성하는 단계; 상기 캐핑 산화막 상의 텅스텐층 및 텅스텐 나이트라이드층을 제거하는 단계; 노출된 상기 캐핑 산화막을 제거하는 단계; 및 상기 단계로부터 열처리 공정을 실시하고, 이로 인하여 텅스텐층 외측벽의 텅스텐 나이트라이드층의 질소성분이 외부확산되고, 상기 폴리실리콘 플러그와 텅스텐층 계면의 텅스텐 나이트라이드층이 텅스텐 실리사이드 나이트라이드화되는 단계를 포함하여 이루어지는 것을 특징으로 한다
본 발명은 캐패시터의 유전체막으로 Ta2O5 등의 높은 유전상수를 갖는 재료를 사용할 때 이에 대한 하부전극으로 텅스텐(W)을 사용하며, 하부전극을 형성하기 전 접착층 및 장벽층으로 사용하기 위한 텅스텐 나이트라이드(WNx)를 형성한다. WNx 형성 후 하부전극용 텅스텐을 증착하고 실린더 구조로 정형한 다음 열처리를 실시 하게 되면, 실린더 외측벽의 WNx의 질소성분은 회부확산되어 실린더는 텅스텐만으로 이루어지게 되고, 하부의 폴리실리콘 플러그과 텅스텐과의 계면에 형성된 WNx는 텅스텐 실리콘 나이트라이드(WSiN)화되어 우수한 접착 및 장벽 특성을 얻을 수 있게 된다.
그러면, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1a 내지 1g는 본 발명의 실시 예에 따른 캐패시터의 하부전극 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a에 도시된 바와 같이, 하부구조가 형성된 반도체 기판(11) 상에 절연막(12)을 형성하고 포토리소그라피 공정 및 식각 공정으로 절연막(12)의 선택된 영역을 제거하여 반도체 기판(11)이 노출되는 플러그 홀을 형성한다. 이후, 전체구조 상에 폴리실리콘층을 형성하고 절연막(12)이 노출되는 시점까지 평탄화하여 플러그 홀 내에 폴리실리콘 플러그(13)를 형성한다.
도 1b에 도시된 바와 같이, 절연막(12) 및 폴리실리콘 플러그(13)가 형성된 전체구조 상에 캐핑 산화막(14)을 형성한 후, 포토리소그라피 공정 및 식각 공정으로 캐핑 산화막(14)의 선택된 영역을 제거하여 폴리실리콘 플러그(13) 및 그 주변의 절연막(12) 일부가 노출되는 하부전극 형성용 홀을 형성한다. 캐핑 산화막(14)은 예를 들어, PSG를 이용하여 형성한다. 여기에서, 하부전극 형성용 홀은 트렌치 구조를 사용하는 것도 가능하다.
도 1c에 도시된 바와 같이, 하부전극 형성용 홀을 포함하는 전체구조 상에 텅스텐 나이트라이드(WNx)층(15)을 형성한다. 텅스텐 나이트라이드층(15)은 화학기상증착(CVD) 또는 물리기상증착(PVD) 방법에 의해 30 내지 1000Å의 두께로 형성한다. 또한, 텅스텐 나이트라이드층(15) 형성시 질소는 3 내지 25at%가 되도록 한다.
도 1d에 도시된 바와 같이, 전체구조 상에 하부전극용 텅스텐층(16)을 형성한다. 텅스텐층(16)은 화학기상증착(CVD) 방법에 의해 50 내지 2000Å의 두께로 형성한다. 본 실시예에서는 실린더형 캐패시터의 예를 설명하고 있지만, 하부전극용 텅스텐을 두껍게 형성하여 하부전극을 평판 구조로 형성하는 것도 가능하다.
도 1e에 도시된 바와 같이, 캐핑 산화막(14) 상의 텅스텐층(16) 및 텅스텐 나이트라이드층(15)을 제거한다. 텅스텐층(16) 및 텅스텐 나이트라이드층(15)은 화학적 기계적 연마(CMP) 공정 또는 에치백에 의해 제거한다.
도 1f에 도시된 바와 같이, 노출된 캐핑 산화막(14)을 제거하여 텅스텐/텅스텐 나이트라이드층(16/15)으로 된 실린더 구조를 형성한다.
도 1g는 열처리 공정을 실시한 후의 소자의 단면도이다. 열처리 공정에 의해 실린더 구조 외측벽의 텅스텐 나이트라이드층(15)은 질소성분이 외부확산되어 결과적으로 내외벽이 모두 텅스텐인 실린더 형태(16A)인 하부전극이 형성되며, 폴리실리콘 플러그(13)와 텅스텐층(16) 계면의 텅스텐 나이트라이드층(15)은 텅스텐 실리사이드 나이트라이드(WSiN)화(17)된다. 여기에서, 열처리 공정은 400 내지 1000℃의 온도범위에서 실시하며, 급속 열처리 공정(RTP) 또는 튜브 어닐링(tube annealing) 공정으로 실시한다. 본 발명에서는 이러한 열처리 공정에 의해 실린더 구조 외측벽의 텅스텐 나이트라이드층(15) 내에 포함된 질소성분을 외부확산시켜 실린더 구조 전체를 텅스텐하므로, 하부전극 형성 후 텅스텐 나이트라이드층을 제거하기 위한 별도의 공정 단계를 생략할 수 있는 장점이 있다.
이후, Ta2O5 등의 높은 유전 상수를 갖는 유전체막을 형성하고 상부전극 구조를 형성하면 MIM 구조의 캐패시터가 형성되게 된다.
상술한 바와 같이, 본 발명에 따르면 MIM 구조의 캐패시터 형성시 하부전극을 형성하기 전 층덮힘 특성이 우수한 텅스텐 나이트라이드층을 접착층 및 장벽층으로 형성하므로써, 실린더 또는 트랜치 구조와 MPS(Metastable Poly-Si) 구조 등의 복잡한 축전기 구조에서도 우수한 도포성을 유지할 수 있어 캐패시터의 전극 면적을 증가시킬 수 있고 이에 따라 축전 용량을 향상시킬 수 있다. 또한, 하부전극 형성 후 열처리 공정에 의해 하부전극 외벽의 텅스텐 나이트라이드막 내에 포함된 질소 성분을 외부확산시켜 하부전극 전체를 텅스텐화하므로써, 텅스텐 나이트라이드막을 제거하기 위한 별도의 공정을 생략할 수 있고, 이에 따라 공정 단순화로 인한 제조 원가를 감소시킬 수 있는 효과가 있다.

Claims (7)

  1. 하부구조가 형성된 반도체 기판 상에 절연막을 형성하고 상기 절연막의 선택된 영역을 제거하여 상기 반도체 기판이 노출되는 플러그 홀을 형성하는 단계;
    전체구조 상에 폴리실리콘층을 형성하고 절연막이 노출되는 시점까지 식각하여 플러그 홀 내에 폴리실리콘 플러그를 형성하는 단계;
    전체구조 상에 캐핑 산화막을 형성한 후 상기 캐핑 산화막의 선택된 영역을 제거하여 폴리실리콘 플러그 및 그 주변의 상기 절연막 일부를 노출시키는 단계;
    상기 하부전극 형성용 홀을 포함하는 전체구조 상에 텅스텐 나이트라이드층을 형성하는 단계;
    전체구조 상에 하부전극용 텅스텐층을 형성하는 단계;
    상기 캐핑 산화막 상의 텅스텐층 및 텅스텐 나이트라이드층을 제거하는 단계;
    노출된 상기 캐핑 산화막을 제거하는 단계; 및
    상기 단계로부터 열처리 공정을 실시하고, 이로 인하여 텅스텐층 외측벽의 텅스텐 나이트라이드층의 질소성분이 외부확산되고, 상기 폴리실리콘 플러그와 텅스텐층 계면의 텅스텐 나이트라이드층이 텅스텐 실리사이드 나이트라이드화되는 단계를 포함하여 이루어지는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.
  2. 제 1 항에 있어서,
    상기 캐핑 산화막 PSG를 이용하여 형성하는 것을 특징으로 하는캐패시터의 하부전극 형성 방법.
  3. 제 1 항에 있어서,
    상기 텅스텐 나이트라이드층은 30 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.
  4. 제 1 항에 있어서,
    상기 텅스텐 나이트라이드층 형성시 나이트라이드의 양은 3 내지 25at%가 되도록 하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.
  5. 제 1 항에 있어서,
    상기 텅스텐층은 화학기상증착 방법에 의해 형성하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.
  6. 제 1 항에 있어서,
    상기 텅스텐층은 50 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.
  7. 제 1 항에 있어서,
    상기 열처리 공정은 400 내지 1000℃의 온도범위에서 실시하는 것을 특징으로 하는 캐패시터의 하부전극 형성 방법.
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