KR100623590B1

KR100623590B1 - 반도체 메모리 소자의 실린더형 캐패시터 형성방법

Info

Publication number: KR100623590B1
Application number: KR1020040059523A
Authority: KR
Inventors: 김남경; 이창구
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-07-29
Filing date: 2004-07-29
Publication date: 2006-09-19
Also published as: KR20060010922A

Abstract

본 발명은 캐패시터 희생산화막 제거를 위한 습식 식각 공정에서의 하부전극용 금속막의 열화에 따른 하부 층간절연막의 손실을 방지할 수 있는 반도체 소자의 실린더형 캐패시터 형성방법을 제공하는데 그 목적이 있다. 본 발명에서는 하부전극용 금속막으로 텅스텐/티타늄나이트라이드(W/TiN) 적층막을 사용한다. 텅스텐막은 티타늄나이트라이드막과 결정립 오정합을 이루어 습식 식각 용액의 유입을 차단하는 효과가 있으며, 실린더 구조의 외벽에 결정성이 높은 텅스텐막이 존재하기 때문에 캐패시터의 정전용량을 증가시키는데 도움이 된다. 본 발명에서 텅스텐막을 단독 사용하지 않고 티타늄나이트라이드막을 함께 적용하는 이유는 텅스텐막의 표면 거칠기를 낮추기 위함이다. 한편, 텅스텐막/티타늄나이트라이드막 증착 후 열처리를 실시하면 텅스텐막과 폴리실리콘 플러그 사이에 텅스텐실리사이드막이 형성되며, 텅스텐막과 식각정지용 질화막의 계면에 WSixNy가 형성되어 텅스텐막과 질화막의 계면을 통한 습식 식각 용액의 침투를 방지할 수 있다.

실린더형 캐패시터, 하부전극, 텅스텐막, 티타늄나이트라이드막, 습식식각

Description

반도체 메모리 소자의 실린더형 캐패시터 형성방법{METHOD FOR FORMING CYLINDRICAL CAPACITOR IN SEMICONDUCTOR MEMORY DEVICE}

도 1은 종래기술에 따라 실린더형 캐패시터의 하부전극이 형성된 DRAM의 단면도.

도 2는 식각용액의 침투에 의해 캐패시터 하부의 층간절연막에 큰 보이드가 유발된 웨이퍼의 평면을 나타낸 전자현미경 사진.

도 3은 식각용액의 침투에 의해 캐패시터 하부의 층간절연막에 큰 보이드가 유발된 웨이퍼의 단면을 나타낸 전자현미경 사진.

도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 실린더형 캐패시터 형성 공정을 나타낸 단면도.

* 도면의 주요 부분에 대한 부호의 설명

42 : 질화막

43 : PSG막

44 : TEOS 산화막

45 : 텅스텐막

46 : TiN막

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 메모리 소자 제조 공정 중 실린더형 캐패시터 형성 공정에 관한 것이다.

DRAM을 비롯한 반도체 메모리 소자 제조 공정 분야에서는 큰 틀에 있어서는 기존의 기술을 이용하면서 더 작은 디자인 룰을 가진 소자를 제작하는 것이 핵심적인 연구 과제라 할 수 있다. 그렇게 해야 저비용으로 많은 칩을 제작하여 생산성을 향상시킬 수 있기 때문이다.

따라서, 메모리 셀을 이루는 소자 중 가장 중요한 캐패시터 형성 기술 또한 기존 공정을 대부분 유지하면서 원하는 캐패시턴스를 확보할 수 있는 캐패시터 구조를 구현하는 방향으로 개선되어 왔다. 그 중 한 방향은 고유전율을 가지는 절연막을 적용하려는 것이며, 다른 한 방향은 캐패시터 하부전극의 표면적을 효과적으로 증대시키는 것이다.

또한, 캐패시터 하부전극의 표면적을 증대시키는 방법으로는 하부전극의 높이를 증대시키는 방법과 하부전극의 양면을 모두 이용하는 방법이 있는데, 후자는 통상 실린더형 캐패시터라 불리는 구조를 형성하는 것이라 하겠다.

한편, 종래에는 캐패시터 상/하부전극 재료로서 도핑된 폴리실리콘막을 사용 하여 왔다. 그러나, 도핑된 폴리실리콘막을 사용할 경우, 600℃ 이상의 열공정을 필요로 하기 때문에 하부층의 써멀 버지트(thermal budget)를 증가시키는 문제점이 있었으며, 특히 하부전극으로 도핑된 폴리실리콘막을 적용할 경우에는 폴리실리콘 공핍 현상에 따른 캐패시턴스의 저하 문제가 따랐다.

이에 캐패시터 전극 재료로서 금속을 적용하는 기술에 대한 연구가 진행 중에 있으며, 현재 양산 중인 DRAM에는 특히 티타늄나이트라이드(TiN)를 하부전극 재료로 사용하는 실린더형 캐패시터가 적용되고 있다.

도 1은 종래기술에 따라 실린더형 캐패시터의 하부전극이 형성된 DRAM의 단면도이다.

이하, 도 1을 참조하여 종래기술에 따른 실린더형 캐패시터 형성 공정을 설명한다.

종래의 실린더형 캐패시터 형성 공정은, 우선 실리콘 기판(10) 상에 소자분리막(11)을 형성하여 활성영역을 정의하고, 활성영역 표면에 게이트 산화막(13)을 성장시킨다.

다음으로, 게이트 산화막(13)이 형성된 전체 구조 상부에 게이트 전극용 전도막(14) 및 하드마스크 질화막(15)을 증착하고, 게이트 전극용 마스크를 사용한 사진 및 식각 공정을 통해 게이트 전극 패턴을 형성한다.

이어서, 노출된 활성영역에 LDD 이온주입을 실시하고, 게이트 전극 패턴의 측벽에 질화막 스페이서(16)를 형성한 후, 고농도 소오스/드레인 이온주입을 실시한다. 소오스/드레인 이온주입 공정은 PMOS 트랜지스터 및 NMOS 트랜지스터 형성을 위해 별도의 마스크 공정을 거쳐 2번씩 실시하며, 도면부호 '12'는 소오스/드레인을 나타낸다.

계속하여, 전체 구조 상부에 층간절연막(17)을 증착하고, T자형 또는 I자형 랜딩 플러그 콘택 마스크를 사용한 사진 및 식각 공정을 통해 랜딩 플러그 콘택 형성 영역을 오픈시킨 다음, 전체 구조 상부에 폴리실리콘막을 증착하고, CMP 공정을 통해 하드마스크 질화막(15)이 노출될 정도로 폴리실리콘막을 평탄화시켜 랜딩 플러그 콘택(18)을 형성한다.

다음으로, 전체 구조 상부에 층간절연막(19)을 증착하고, 비트라인 콘택 마스크를 사용한 사진 및 식각 공정을 통해 비트라인 콘택홀을 형성한 후, 비트라인 콘택 및 비트라인(도시되지 않음)을 형성한다.

다음으로, 다시 전체 구조 상부에 층간절연막(20)을 증착하고, 하부전극 콘택 마스크를 사용한 사진 및 식각 공정을 통해 하부전극 콘택홀을 형성하고, 폴리실리콘막을 이용하여 하부전극 콘택 플러그(21)를 형성한다.

이어서, 전체 구조 상부에 식각정지막으로서 질화막(23)을 증착한 다음, 그 상부에 희생산화막(도시되지 않음, 통상 PSG/TEOS 산화막 적층 구조로 형성함)을 원하는 캐패시터 높이에 대응하는 두께로 증착하고, 하부전극용 마스크를 사용한 사진 및 식각 공정을 통해 하부전극이 형성될 영역의 희생산화막 및 질화막(23)을 선택적으로 제거한다.

계속하여, 전체 구조 표면을 따라 CVD 방식으로 Ti막을 증착하고, 열처리를 실시하여 하부전극 콘택 플러그(21) 표면에 Ti 실리사이드막(22)을 형성한 다음, 희생산화막의 측벽 및 상부에 잔류하는 미반응 Ti막을 습식 제거한다.

다음으로, 전체 구조 표면을 따라 하부전극용 TiN막(24)을 증착하고, CMP 공정 또는 전면 에치백 공정을 통해 하부전극용 TiN막(24)을 단위 하부전극 별로 분리한 다음, 노출된 희생산화막을 습식 식각(통상 BOE(Buffered Oxide Etchant)를 사용함)을 통해 제거한다.

이러한 과정을 통해 캐패시터의 하부전극이 형성되며, 이후 통상의 유전체 박막 증착 및 상부전극용 전도막 증착 공정 등을 실시하여 캐패시터 형성공정을 완료한다.

그런데, 전술한 캐패시터 형성 공정 중 캐패시터의 하부전극 형성을 위한 희생산화막을 제거하기 위한 습식 식각 공정을 진행하는 과정에서, 식각용액으로 사용된 불산(HF) 용액 또는 BOE 용액(NH₄F, HF 혼합용액)이 하부전극용 TiN막(24)의 미세 크랙을 통해 캐패시터 하부구조로 침투(특히, 하부전극용 TiN막(24)과 질화막(23)의 계면을 통해 침투함)하는 현상이 유발되고 있다.

이와 같이 식각용액이 캐패시터 하부구조로 침투하게 되면, 하부의 층간절연막(19, 20)에 큰 보이드를 유발하여 소자의 전기적 특성을 열화시키고, 심할 경우 페일을 유발하여 수율을 떨어뜨리는 요인이 되고 있다.

도 2 및 도 3은 각각 식각용액의 침투에 의해 캐패시터 하부의 층간절연막에 큰 보이드가 유발된 웨이퍼의 평면 및 단면을 나타낸 전자현미경 사진이다.

본 발명은 상기과 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 캐패시터 희생산화막 제거를 위한 습식 식각 공정에서의 하부전극용 금속막의 열화에 따른 하부 층간절연막의 손실을 방지할 수 있는 반도체 소자의 실린더형 캐패시터 형성방법을 제공하는데 그 목적이 있다.

상기의 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 소정의 하부층 공정을 마치고 하부전극 콘택용 폴리실리콘 플러그가 형성된 기판 상부에 희생산화막을 형성하는 단계; 하부전극이 형성될 영역의 상기 희생산화막을 선택적으로 제거하는 단계; 상기 희생산화막이 선택적으로 제거된 전체 구조 표면을 따라 텅스텐막 및 티타늄나이트라이드막을 차례로 형성하는 단계; 상기 희생산화막 상부에 존재하는 상기 티타늄나이트라이드막 및 상기 텅스텐막을 제거하는 단계; 습식 식각 공정을 통해 상기 희생산화막을 제거하는 단계; 및 유전체 박막 및 상부전극용 전도막을 형성하는 단계를 포함하는 반도체 소자의 실린더형 캐패시터 형성방법이 제공된다.

바람직하게, 상기 텅스텐막 및 티타늄나이트라이드막을 차례로 형성하는 단계 수행 후, 열처리를 수행하여 상기 하부전극 콘택용 폴리실리콘 플러그 표면에 텅스텐실리사이드막을 형성하는 단계를 더 포함한다.

바람직하게, 상기 기판 상부에 희생산화막을 형성하는 단계는, 상기 하부전 극 콘택용 폴리실리콘 플러그가 형성된 기판 상부에 식각정지용 질화막을 형성하는 단계와, 상기 식각정지용 질화막 상부에 상기 희생산화막을 형성하는 단계를 포함한다.

바람직하게, 상기 열처리를 통해 상기 텅스텐막과 상기 식각정지용 질화막의 계면에 WSixNy를 형성한다.

한편, 상기 열처리는 급속 열처리 방식 또는 퍼니스 열처리 방식으로 수행할 수 있다.

급속 열처리의 경우, 반응 온도 350∼1000℃, 램프업 속도 10∼300℃/초 조건으로 N₂, NH₃, Ar, Ne 등의 분위기 가스를 사용하여 진행하는 것이 바람직하다.

퍼니스 열처리의 경우, 램프업 속도 1∼50℃/초, 램프다운 온도 1∼50℃/초 조건을 적용하여 진행하는 것이 바람직하다.

바람직하게, 상기 텅스텐막 및 상기 티타늄나이트라이드막은 각각 20∼2000Å 두께로 형성한다.

나아서, 상기 텅스텐실리사이드막은 10∼1000Å 두께로 형성하는 것이 바람직하다.

본 발명에서는 하부전극용 금속막으로 텅스텐/티타늄나이트라이드(W/TiN) 적층막을 사용한다. 텅스텐막은 티타늄나이트라이드막과 결정립 오정합을 이루어 습식 식각 용액의 유입을 차단하는 효과가 있으며, 실린더 구조의 외벽에 결정성이 높은 텅스텐막이 존재하기 때문에 캐패시터의 정전용량을 증가시키는데 도움이 된 다. 본 발명에서 텅스텐막을 단독 사용하지 않고 티타늄나이트라이드막을 함께 적용하는 이유는 텅스텐막의 표면 거칠기를 낮추기 위함이다. 한편, 텅스텐막/티타늄나이트라이드막 증착 후 열처리를 실시하면 텅스텐막과 폴리실리콘 플러그 사이에 텅스텐실리사이드막이 형성되며, 텅스텐막과 식각정지용 질화막의 계면에 WSixNy가 형성되어 텅스텐막과 질화막의 계면을 통한 습식 식각 용액의 침투를 방지할 수 있다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

도 4a 내지 도 4e는 본 발명의 일 실시예에 따른 실린더형 캐패시터 형성 공정을 나타낸 단면도이다.

본 실시예에 따른 실린더형 캐패시터 형성 공정은 우선, 도 4a에 도시된 바와 같이 캐패시터 하부구조를 형성한다. 이 공정을 보다 자세히 살펴보면, 먼저 실리콘 기판(30) 상에 소자분리막(31)을 형성하여 활성영역을 정의하고, 활성영역 표면에 게이트 산화막(33)을 성장시킨다. 다음으로, 게이트 산화막(33)이 형성된 전체 구조 상부에 게이트 전극용 전도막(34) 및 하드마스크 질화막(35)을 증착하고, 게이트 전극용 마스크를 사용한 사진 및 식각 공정을 통해 게이트 전극 패턴을 형성한다. 이어서, 노출된 활성영역에 LDD 소오스/드레인 이온주입을 실시하고, 게이트 전극 패턴의 측벽에 스페이서 질화막(36)을 형성한 후, 고농도 소오스/드레인 이온주입을 실시한다. 소오스/드레인 이온주입 공정은 PMOS 트랜지스터 및 NMOS 트랜지스터 형성을 위해 별도의 마스크 공정을 거쳐 2번씩 실시하며, 도면부호 '32'는 소오스/드레인을 나타낸다. 계속하여, 전체 구조 상부에 층간절연막(37)을 증착하고, T자형 또는 I자형 랜딩 플러그 콘택 마스크를 사용한 사진 및 식각 공정을 통해 랜딩 플러그 콘택 형성 영역을 오픈시킨 다음, 전체 구조 상부에 폴리실리콘막을 증착하고, CMP 공정을 통해 하드마스크 질화막(35)가 노출될 정도로 폴리실리콘막을 평탄화시켜 랜딩 플러그 콘택(38)을 형성한다. 다음으로, 전체 구조 상부에 층간절연막(39)을 증착하고, 비트라인 콘택 마스크를 사용한 사진 및 식각 공정을 통해 비트라인 콘택홀을 형성한 후, 비트라인 콘택 및 비트라인(도시되지 않음)을 형성한다. 이어서, 다시 전체 구조 상부에 층간절연막(40)을 증착하고, 하부전극 콘택 마스크를 사용한 사진 및 식각 공정을 통해 하부전극 콘택홀을 형성하고, 폴리실리콘막을 이용하여 하부전극 콘택 플러그(41)를 형성한다.

다음으로, 도 4b에 도시된 바와 같이 전체 구조 상부에 식각정지막으로서 질화막(42)을 증착한 다음, 그 상부에 희생산화막(PSG막(43)/TEOS 산화막(44))을 원하는 캐패시터 높이에 대응하는 두께로 증착하고, 하부전극용 마스크를 사용한 사진 및 식각 공정을 통해 하부전극이 형성될 영역의 희생산화막(43, 44) 및 질화막(42)을 선택적으로 제거한다.

계속하여, 도 4c에 도시된 바와 같이 전체 구조 표면을 따라 CVD 방식, PVD 방식, ALD 방식 등으로 텅스텐막(45) 및 TiN막(46)을 각각 20∼2000Å 두께로 증착하고, 열처리를 실시하여 하부전극 콘택 플러그(41) 표면 부분에 10∼1000Å 두께 의 텅스텐실리사이드막(WxSiy, x는 0.1∼4, y는 0.1∼5)(45a)을 형성한다. 이때, 텅스텐막(45)과 질화막(42)의 계면에는 WSixNy(x는 0.1∼4, y는 0.1∼5)(45b)가 형성된다. 한편, 열처리는 급속열처리 방식 또는 퍼니스 열처리 방식이 모두 적용가능하며, 급속열처리시 반응 온도 350∼1000℃, 램프업 속도 10∼300℃/초 조건으로 N₂, NH₃, Ar, Ne 등의 분위기 가스를 사용하여 진행하며, 퍼니스 열처리시 램프업 속도 1∼50℃/초, 램프다운 온도 1∼50℃/초 조건을 적용한다.

이어서, 도 4d에 도시된 바와 같이 CMP 공정 또는 전면 에치백 공정을 통해 희생산화막(43, 44) 상부에 존재하는 TiN막(46) 및 텅스텐막(45)을 제거하여 단위 하부전극 별로 분리한다.

다음으로, 도 4e에 도시된 바와 같이 BOE 용액 또는 HF 용액을 사용한 습식 식각을 진행하여 노출된 희생산화막(43, 44)을 제거한다.

전술한 본 발명의 실시예에 따르면, 희생산화막(43, 44) 제거를 위한 습식 식각 공정시 텅스텐막(45)과 TiN막(46)의 결정립이 오정합을 이루어 습식 식각 용액의 침투를 방지하며, 텅스텐막(45)과 질화막(42)의 계면에 형성된 WSixNy(45b)가 계면으로 유입되는 습식 식각 용액을 차단하므로, 희생산화막(43, 44)의 손실을 방지할 수 있다.

한편, 본 발명의 실시예에 따르면, 텅스텐막(45)을 적용함으로써 열처리를 통해 하부전극 콘택 플러그(41) 표면에 텅스텐실리사이드막(45a)을 형성하기 때문에 오믹 콘택을 위해 적용되던 Ti막을 증착하지 않아도 되며, 따라서 공정 스텝이 증가하지 않는다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서는 W/TiN막 증착 후 열처리를 실시하여 텅스텐실리사이드막을 형성하는 경우를 일례로 들어 설명하였으나, 실리사이드 형성을 위한 별도의 열처리를 실시하지 않더라도 후속 열공정에 의해 실리사이드가 형성될 수 있기 때문에 실리사이드 형성을 위한 열처리를 반드시 수행하여야 하는 것은 아니다.

또한, 전술한 실시예에서는 식각정지막으로서 질화막을 적용하는 경우를 일례로 들어 설명하였으나, 본 발명은 식각정지막으로서 다른 물질막을 적용하거나 식각정지막을 적용하지 않는 경우에도 적용된다.

또한, 전술한 실시예에서 소개한 캐패시터 하부 구조 형성 공정들은 소자의 종류 및 공정 선택에 따라 달라질 수 있다.

전술한 본 발명은 캐패시터 희생산화막 제거를 위한 습식 식각 공정시 원치 않은 층간절연막의 손실을 방지할 수 있으며, 이로 인하여 반도체 소자의 신뢰도 및 수율을 향상시키는 효과가 있다.

Claims

소정의 하부층 공정을 마치고 하부전극 콘택용 폴리실리콘 플러그가 형성된 기판 상부에 희생산화막을 형성하는 단계;

하부전극이 형성될 영역의 상기 희생산화막을 선택적으로 제거하는 단계;

상기 희생산화막이 선택적으로 제거된 전체 구조 표면을 따라 텅스텐막 및 티타늄나이트라이드막을 차례로 형성하는 단계;

상기 희생산화막 상부에 존재하는 상기 티타늄나이트라이드막 및 상기 텅스텐막을 제거하는 단계;

습식 식각 공정을 통해 상기 희생산화막을 제거하는 단계; 및

유전체 박막 및 상부전극용 전도막을 형성하는 단계

를 포함하는 반도체 소자의 실린더형 캐패시터 형성방법.
제1항에 있어서,

상기 텅스텐막 및 티타늄나이트라이드막을 차례로 형성하는 단계 수행 후,

열처리를 수행하여 상기 하부전극 콘택용 폴리실리콘 플러그 표면에 텅스텐실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 실린더형 캐패시터 형성방법.
제2항에 있어서,

상기 기판 상부에 희생산화막을 형성하는 단계는,

상기 하부전극 콘택용 폴리실리콘 플러그가 형성된 기판 상부에 식각정지용 질화막을 형성하는 단계와,

상기 식각정지용 질화막 상부에 상기 희생산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 실린더형 캐패시터 형성방법.
제3항에 있어서,

상기 열처리를 통해 상기 텅스텐막과 상기 식각정지용 질화막의 계면에 WSixNy를 형성하는 것을 특징으로 하는 반도체 소자의 실린더형 캐패시터 형성방법.
제2항 내지 제4항 중 어느 한 항에 있어서,

상기 열처리는 급속 열처리 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 실린더형 캐패시터 형성방법.
제2항 내지 제4항 중 어느 한 항에 있어서,

상기 열처리는 퍼니스 열처리 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 실린더형 캐패시터 형성방법.
제5항에 있어서,

상기 열처리는 반응 온도 350∼1000℃, 램프업 속도 10∼300℃/초 조건으로 N₂, NH₃, Ar, Ne 등의 분위기 가스를 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 실린더형 캐패시터 형성방법.
제6항에 있어서,

상기 열처리는 램프업 속도 1∼50℃/초, 램프다운 온도 1∼50℃/초 조건을 적용하여 진행하는 것을 특징으로 하는 반도체 소자의 실린더형 캐패시터 형성방법.
제2항 내지 제4항 중 어느 한 항에 있어서,

상기 텅스텐막 및 상기 티타늄나이트라이드막은 각각 20∼2000Å 두께로 형 성하는 것을 특징으로 하는 반도체 소자의 실린더형 캐패시터 형성방법.
제9항에 있어서,

상기 텅스텐실리사이드막은 10∼1000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 실린더형 캐패시터 형성방법.