KR20130076979A - 반도체 소자 및 이의 제조방법 - Google Patents

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Abstract

디램 소자의 오믹층을 형성하는 방법에 있어서, 하부 도전성 구조물이 배치된 기판을 덮고 하부 도전성 구조물과 연결되는 매립 콘택을 구비하는 층간 절연막을 형성한다. 층간절연막의 상면에 저온에서 수행되는 제1 열처리 및 고온에서 수행되는 제2 열처리를 통하여 형성된 금속 실리사이드 막을 구비하는 매립 콘택을 노출하는 노드 홀을 구비하는 몰드 막을 형성한다. 금속 실리사이드 막의 표면 및 노드 홀의 측벽에 하부 전극을 형성하고 하부전극을 노드분리 한다. 노드 분리된 상기 하부 전극의 표면을 덮는 유전막 및 유전막을 덮는 상부전극을 형성한다. 오믹층의 열적 안정성을 향상하여 후속 고온공정에서 응집현상에 의한 표면저항 증가를 방지한다.

Description

반도체 소자 및 이의 제조방법 {Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 이의 제조방법에 관한 것으로서, 보다 상세하게는, 실린더형 커패시터를 구비하는 반도체 메모리 소자 및 이의 제조방법에 관한 것이다.
반도체 메모리 소자의 고집적화에 따라 디자인 룰이 감소하고 메모리 소자에서 단위 메모리 셀이 차지하는 면적도 점차 축소되고 있다. 특히, 하나의 액세스 트랜지스터(access transistor)와 하나의 셀 커패시터(cell capacitor)로 구성되어 단위 셀의 커패시터에 데이터를 저장하는 디램(DRAM) 소자에 있어서, 커패시터의 점유면적은 축소되고 있지만 메모리 소자에 요구되는 입출력 특성이나 재생 특성에 필요한 최소 커패시턴스는 유지될 것이 요구된다.
축소된 공간에 디램소자의 구동을 위한 최소 커패시턴스를 갖는 커패시터를 형성하기 위하여 커패시터를 구성하는 전극의 표면적을 높이기 위한 3차원 구조가 제안되었으며 상부 전극 및 하부전극이 모두 금속으로 이루어진 실린더형 금속-유전막-금속(cylindrical metal-insulator-metal(MIM)) 커패시터가 널리 이용되고 있다.
상기 실린더형 MIM 커패시터에 의하면, 하부에 배치된 액세스 트랜지스터의 활성영역과 전기적으로 연결되는 매립 콘택(buried contact)을 반도체 기판 상에 형성하고 매립 콘택의 상면에 커패시터의 하부전극을 형성하고 있다. 이때, 매립 콘택과 하부 전극 사이에 금속 실리사이드 막을 형성함으로써 금속물질로 이루어지는 하부전극과 폴리실리콘으로 이루어지는 매립 콘택 사이의 접촉저항을 감소시키고 있다.
종래의 실린더형 커패시터의 하부전극 형성방법에 의하면, 상기 매립 콘택을 노출하는 개구를 구비하도록 몰드막을 형성하고 상기 매립콘택의 표면을 덮는 금속막을 형성한다. 이어서, 열처리 공정을 수행하여 상기 금속과 매립 콘택의 폴리실리콘을 반응시킴으로써 금속 실리사이드를 형성한다. 후속하는 하부전극 형성공정의 반응물들이 상기 몰드막, 금속 실리사이드 막 또는 매립콘택으로 침투하는 것을 방지하기 위한 장벽층으로서 금속 질화막을 형성한다. 상기 금속 질화막의 상면에 도전성 금속층을 형성함으로써 상기 커패시터의 하부전극이 완성된다.
그러나, 상기 금속 실리사이드 막은 후속하는 고온의 질화공정이 수행되는 동안 응집(agglomeration)되어 금속 실리사이드 막의 면저항이 증가하는 문제점이 있다. 최악의 경우 응집부분에서 상기 금속 실리사이드 막이 끊어짐으로써 하부전극과 매립 콘택 사이에 전기적 단락이 발생할 수도 있다. 상기 오믹 층의 면저항 증가는 디램 메모리 소자의 고속 동작을 방해하거나 최악의 경우 동작불능을 야기함으로써 디램 소자의 수율감소로 이어진다. 금속 실리사이드 막의 응집현상에 의한 면저항 증가는 선폭이 감소할수록 빈번하게 발생하고 있다.
뿐만 아니라, 약 600℃ 내지 850℃의 범위에서 수행되는 종래의 질화공정은 상기 금속 실리사이드 막의 응집 현상뿐만 아니라 하부에 형성된 트랜지스터의 소스/드레인 영역으로 주입된 불순물(dopants)들의 활성을 저하시켜 트랜지스터의 채널저항을 증가시키는 원인으로 기능한다.
따라서, 커패시터의 하부전극과 매립 콘택 사이에서 오믹막으로 기능하는 금속 실리사이드 막의 열적 안정성을 강화시켜 후속하는 고온 공정에 의해서도 금속 실리사이드 막이 응집되는 것을 방지하고 하부에 배치되는 불순물들의 활성저하를 방지할 수 있는 새로운 메모리 소자의 제조방법이 요구되고 있다.
본 발명의 실시예들은 상기의 문제점을 해결하고자 제안된 것으로서, 금속 실리사이드 막이 후속하는 고온 공정에 의해 응집되는 것을 방지하여 오믹막의 표면저항이 증가하는 것을 방지할 수 있는 메모리 소자 및 이의 제조방법을 제공한다.
본 발명의 일 견지에 따른 반도체 소자의 제조방법에 의하면,
본 발명의 일 실시예에 의하면, 하부 도전성 구조물이 배치된 기판을 덮고 상기 하부 도전성 구조물과 연결되는 매립 콘택을 구비하는 층간 절연막을 형성하는 단계, 상기 층간절연막의 상면에 저온에서 수행되는 제1 열처리 및 고온에서 수행되는 제2 열처리를 통하여 형성된 금속 실리사이드 막을 구비하는 상기 매립 콘택을 노출하는 노드 홀을 구비하는 몰드 막을 형성하는 단계, 상기 금속 실리사이드 막의 표면 및 상기 노드 홀의 측벽에 하부 전극을 형성하는 단계, 상기 하부전극을 노드분리 하는 단계, 노드 분리된 상기 하부 전극의 표면을 덮는 유전막을 형성하는 단계, 및 상기 유전막을 덮는 상부전극을 형성하는 단계를 포함한다.
일실시예로서, 상기 노드 홀을 구비하는 몰드막을 형성하는 단계는, 상기 매립 콘택 및 상기 층간 절연막 상에 금속막을 형성하는 단계, 상기 제1 열처리 공정을 수행하여 상기 매립 콘택의 표면에 예비 금속 실리사이드 막을 형성하는 단계, 상기 예비 금속 실리사이드 막을 형성하지 않고 상기 층간 절연막 상에 잔류하는 금속막을 제거하는 단계, 상기 예비 금속 실리사이드 막에 대해서만 선택적으로 상기 제2 열처리를 수행하여 상기 매립 콘택의 표면에 상기 금속 실리사이드 막을 형성하는 단계, 상기 층간절연막 및 상기 금속 실리사이드 막 상에 식각 저지막 및 몰드막을 차례로 단계, 및 상기 몰드막 및 식각 저지막을 차례로 제거하여 상기 금속 실리사이드 막을 노출하는 상기 노드 홀을 형성하는 단계를 포함한다.
이때, 상기 제1 열처리는 급속 열처리 공정(rapid thermal process, RTP)을 포함하고 상기 제2 열처리는 밀리세컨 어닐링(millisecond annealing, MSA)공정을 포함하며 상기 급속 열처리는 250℃ 내지 350℃의 온도범위에서 수행되고 상기 MSA는 1000℃ 내지 1400℃의 온도범위에서 10나노초(nanosecond) 내지 5밀리초(millisecond) 동안 수행된다.
일실시예로서, 상기 MSA 공정은 레이저 어닐링 및 램프 타입의 플래시 어닐링을 포함한다.
일실시예로서, 상기 노드 홀을 구비하는 몰드막을 형성하는 단계는, 상기 매립 콘택 및 상기 층간 절연막 상에 식각 저지막 및 몰드막을 적층하는 단계, 상기 몰드막 및 식각 저지막을 차례로 제거하여 상기 매립 콘택을 노출하는 노드 홀을 형성하는 단계, 상기 노드 홀의 측벽, 상기 매립 콘택의 상면 및 상기 몰드막의 상면에 금속막을 형성하는 단계, 상기 제1 열처리 공정을 수행하여 상기 매립 콘택의 표면에 예비 금속 실리사이드 막을 형성하는 단계, 상기 예비 금속 실리사이드 막을 형성하지 않고 상기 노드 홀의 측벽 및 상기 몰드막의 상면에 잔류하는 금속막을 제거하는 단계, 및 상기 예비 금속 실리사이드 막에 대해서만 선택적으로 상기 제2 열처리를 수행하여 상기 매립 콘택의 표면에 상기 금속 실리사이드 막을 형성하는 단계를 포함한다.
이때, 상기 제1 열처리는 250℃ 내지 350℃의 온도범위에서 수행되는 급속 열처리 공정(rapid thermal process, RTP)을 포함하고 상기 제2 열처리는 1000℃ 내지 1400℃의 온도범위에서 10나노초(nanosecond) 내지 5밀리초(millisecond) 동안 수행되는 밀리세컨 어닐링(millisecond annealing, MSA)공정을 포함한다.
일실시예로서, 상기 금속 실리사이드 막은 모노 니켈 실리사이드(NiSi), 모노 니켈백금 실리사이드(NiPtSi) 및 이들의 합성물 중의 어느 하나를 포함한다.
일실시예로서, 상기 하부전극을 형성하는 단계는 상기 노드 홀의 측벽, 상기 금속 실리사이드 막의 표면 및 상기 몰드 막의 상면에 700℃ 내지 800℃의 온도로 금속 질화막을 증착하는 단계를 포함한다.
일실시예로서, 상기 하부전극을 형성하는 단계는, 상기 노드 홀의 측벽, 상기 금속 실리사이드 막의 표면 및 상기 몰드막의 상면에 하부전극용 금속막을 형성하는 단계, 및 상기 도전막에 대하여 700℃ 내지 1300℃의 온도범위에서 플라즈마 질화공정을 수행하여 상기 하부전극용 금속막을 질화하는 단계를 포함한다.
특히, 본 실시예에서 상기 하부전극을 형성하는 단계는, 상기 노드 홀의 측벽, 상기 금속 실리사이드 막의 표면 및 상기 몰드막의 상면에 티타늄(Ti)막을 형성하는 단계 및 상기 티타늄 막 상에 상기 노드 홀을 구비하는 몰드 막의 표면 프로파일을 따라 티타늄 질화막을 형성하는 단계를 포함한다.
일실시예로서, 상기 하부 전극을 노드 분리하는 단계 후에 하부 전극을 구비하는 상기 기판의 표면으로 플라즈마 질화처리를 수행하여 불순물을 제거하는 단계를 더 포함한다.
본 발명의 다른 견지에 따른 반도체 소자는 다수의 하부 도전성 구조물 및 상기 하부 도전성 구조물들을 덮어 서로 전기적으로 분리하고 상기 하부 도전성 구조물과 연결되는 매립 콘택을 구비하는 층간 절연막이 배치되는 기판; 상기 매립 콘택의 표면을 덮고 니켈을 포함하는 금속 실리사이드 막; 상기 금속 실리사이드 막 상에 배치되며 실린더 형상을 갖는 하부 전극; 상기 하부 전극의 표면을 따라 연장하는 유전막; 및 상기 유전막 상에 배치되며 평탄한 상면을 갖는 상부전극을 포함한다.
일실시예로서, 상기 매립 전극은 폴리실리콘을 포함하며 상기 금속 실리사이드 막은 모노 니켈 실리사이드 또는 모노 니켈백금 실리사이드를 포함하며 상기 하부전극은 단일한 티타늄 질화막 및 티타늄막과 티타늄 질화막의 이중막 중의 어느 하나를 포함한다.
일실시예로서, 상기 모노 니켈 백금 실리사이드는 백금의 조성비가 30원자 퍼센트보다 작은 니켈백금 합금을 포함한다.
상기와 같은 본 발명의 일실시예에 따르면, 디램 메모리 소자의 커패시터를 구성하는 하부전극과 하부 구조물을 연결하는 매립 콘택 사이에 배치되어 오믹층으로 기능하는 금속 실리사이드 막을 저온에서 수행되는 제1 열처리와 고온에서 순간적이고 국부적으로 수행되는 제2 열처리를 단계적으로 수행하여 형성함으로써 금속 실리사이드 막의 열적 안정성을 크게 개선할 수 있다. 특히, 저온 열처리 공정에 의해 형성된 예비 금속 실리사이드 막을 MSA 공정을 이용하여 순간적으로 용융시킨 후 재결정 과정을 거치게 함으로써 금속과 실리콘 사이의 결정구조를 안정화 시킬 수 있다.
도 1은 본 발명의 일실시예에 의한 반도체 소자를 나타내는 단면도이다.
도 2a 및 도 2l은 도 1에 도시된 반도체 소자의 제조방법을 나타내는 단면도들이다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따라 도 1에 도시된 반도체 소자를 제조하는 방법을 나타내는 단면도들이다.
도 4는 본 발명의 일실시예에 따른 메모리 카드를 보여주는 개략적인 블록도이다.
도 5는 본 발명의 일실시에에 따른 전자 시스템을 보여주는 개략적인 블록도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
반도체 소자
도 1은 본 발명의 일실시예에 의한 반도체 소자를 나타내는 단면도이다. 일실시예로서, 도 1은 금속 실리사이드로 구성된 오믹층에 의해 스토리지 노드 콘택 플러그와 연결된 커패시터를 구비하는 디램 메모리 소자를 개시하고 있다. 그러나, 금속 실리사이드로 이루어진 오믹층에 의해 하부 구조물과 연결된 커패시터 구조를 갖는 다른 메모리 소자에도 적용될 수 있음은 자명하다.
도 1을 참조하면, 본 발명의 일실시예에 의한 반도체 소자(900)는 기판(100) 상에 배치된 다수의 도전성 구조물(미도시)을 덮고 상기 도전성 구조물과 연결되는 매립 콘택(260)이 관통하는 층간 절연막(250), 상기 매립 콘택(260)의 상면에 배치되고 니켈을 포함하는 금속물질을 구비하는 오믹층(320), 상기 오믹층(320)의 상면에 배치되는 실린더형 하부 전극(500), 상기 하부 전극(500)의 형상 프로파일을 따라 상기 하부 전극(500)의 표면에 배치되는 유전막(600) 및 상기 유전막(600)을 덮고 평탄한 상면을 갖는 상부전극을 포함한다.
일실시예로서, 상기 기판(100)은 실리콘 웨이퍼와 같은 반도체 기판을 포함하며 상기 도전성 구조물들이 배치되는 활성영역과 상기 활성영역(active region)을 한정하는 소자분리막이 구비되는 필드영역(field region)으로 구분된다.
상기 도전성 구조물은 상기 활성영역 상에 배치된 다수의 게이트 구조물들과 상기 게이트 구조물의 측부에 도전성 불순물들이 주입된 소스/드레인 영역을 포함한다. 또한, 상기 드레인 영역과 접촉하는 비트라인 콘택 및 상기 비트라인 콘택과 연결되는 비트라인과 상기 소스영역과 접촉하는 스토리지 노드 콘택 패드를 포함한다. 상기 게이트 구조물, 비트라인 콘택, 스토리지 노드 콘택 패드 및 비트라인은 각각 다수의 절연막에 의해 서로 전기적으로 절연되도록 배치된다.
상기 층간 절연막(250)은 상술한 바와 같은 하부 도전성 구조물들을 덮고 평탄한 상면을 갖도록 배치되며 상기 소스 영역과 연결되는 스토리지 노드 콘택 패드를 노출하는 콘택 홀(미도시)을 구비한다.
상기 매립 콘택(260)은 아스뮴(As)이나 인(P)이 도핑된 폴리실리콘을 포함하며 상기 콘택 홀을 매립하여 하부의 스토리지 노드 콘택 패드와 접촉한다. 상기 매립 콘택(260)의 상면은 평탄화 되어 상기 층간 절연막(250)과 동일한 상면을 갖는다.
상기 오믹층(320)은 상기 매립 콘택(260)의 표면에 배치되며 매립콘택(260)의 실리콘과 금속이 실리사이드 반응에 의해 형성되는 금속 실리사이드 막을 포함한다. 이때, 상기 오믹층(320)은 저온에서 수행되는 제1 열처리와 고온에서 순간적이고 국부적으로 수행되는 제2 열처리에 의해 수행되어 열적으로 안정한 결정구조를 갖는다.
예를 들면, 상기 오믹층(320)은 모노 니켈 실리사이드(NiSi) 또는 모노 니켈백금 실리사이드(NiPtSi)를 포함한다. 니켈 실리사이드는 종래의 백금 실리사이드나 코발트 실리사이드와 비교하여 비저항 특성이 우수하고 고온에서 실리콘의 소모량이 적기 때문에 실리사이드 막의 응집으로 인한 표면저항 증가를 방지하고 상기 하부 전극(500)과 매립 콘택(260) 사이의 접촉저항을 충분히 낮게 유지할 수 있다.
특히, 상기 오믹층(320)을 구성하는 니켈(백금) 실리사이드는 밀리세컨드 어닐링 (millisecond annealing) 공정에 의해 순간적으로 용융 된 후 재결정되는 과정을 거침으로써 열적으로 안정된 결정구조를 가질 수 있다. 이에 따라, 니켈(백금) 실리사이드의 열적 취약성을 충분히 제거함으로써 매립 콘택과 하부 전극 사이의 접촉저항을 충분히 개선할 수 있다.
상기 식각 저지막(410)은 실리콘 질화막을 포함하며 상기 하부 전극을 형성하기 위한 공정으로부터 하부의 도전성 구조물들을 보호한다.
상기 하부 전극(500)은 실린더 형상을 가지며 금속막이나 금속 질화막을 포함하며 상기 오믹층(320)을 매개로 상기 매립 콘택(260)과 접촉한다. 이에 따라, 상기 하부 전극(500)은 상기 매립 콘택(260)과 상기 스토리지 노드 콘택 패드를 경유하여 하부 구조물의 소스 영역과 전기적으로 연결된다. 본 실시예의 경우, 상기 하부 전극(500)은 단일한 티타늄 질화막(TiN) 또는 티타늄(Ti)막과 티타늄 질화막(TiN)의 이중막으로 배치될 수 있다.
상기 유전막(600)은 유전상수가 큰 고유전율 물질막 또는 이들의 산화막 및 산화막/질화막/산화막의 복합막을 포함한다. 상기 상부전극(700)은 상기 하부전극과 마찬가지로 금속물질로 형성하여 MIM 형 커패시터를 배치한다.
본 발명의 일실시예에 의한 디램 메모리 소자의하면, 매립 콘택과 하부 전극 사이에 배치되는 오믹층을 열적으로 안정한 니켈실리사이드 막이나 니켈백금 실리사이드 막으로 배치하여 실리사이드 막의 응집에 의한 표면저항 증가를 억제하면서 하부전극과 매립 콘택 사이의 접촉저항을 최소화할 수 있다. 이에 따라, 디램 메모리 소자의 동작속도를 향상할 수 있다.
반도체 소자의 제조방법
도 2a 및 도 2l은 도 1에 도시된 반도체 소자의 제조방법을 나타내는 단면도들이다. 도 2a 내지 도 2l은 디램 메모리 소자의 비트라인 방향으로 절단한 단면도를 나타낸다.
도 2a를 참조하면, 게이트 구조물(210)과 같은 다수의 하부 도전성 구조물들이 배치된 기판(100)상에 상기 하부 구조물들을 전기적으로 서로 절연하도록 덮고 상면이 평탄화된 층간 절연막(250)을 형성한다.
일실시예로서, 상기 기판(100)은 실리콘 웨이퍼와 같은 반도체 기판을 포함하며 상기 하부 도전성 구조물들이 배치되는 활성영역(A)과 상기 활성영역을 한정하는 필드영역(F)을 포함한다. 상기 필드영역(F)에는 셸로우 트렌치 소자 분리(Shallow Trench Isolation: STI) 공정과 같은 소자분리 공정에 의해 형성된 소자 분리막(105)이 구비된다.
상기 활성영역(A)의 기판 표면에 게이트 산화막 패턴(211) 및 게이트 도전막 패턴(212)이 적층되도록 형성하고 상기 게이트 산화막 패턴(211)과 상기 게이트 도전막 패턴(212)의 측벽에 스페이서 패턴(220)을 형성하여 상기 게이트 구조물(210)을 형성한다. 경우에 따라서는 상기 게이트 도전막 패턴(212)의 상부에 게이트 마스크 패턴(213)이 더 형성될 수 있다. 제1 방향을 따라 일렬로 배치되는 다수의 상기 게이트 구조물(210)들은 본 발명의 일실시예에 의한 반도체 메모리 소자의 워드라인(W)으로 기능하며 상기 제1 방향과 수직한 제2 방향을 따라 나란하게 인접한 상기 게이트 구조물(210)들은 상기 스페이서 패턴(220)에 의해 서로 전기적으로 절연된다. 상기 워드라인(W)들 사이로 노출되는 상기 활성영역(A)의 기판(100)으로 이온 주입공정에 의해 불순물을 주입하여 소스/드레인 접합영역을 형성한다.
이에 따라, 상기 소스/드레인 영역 및 게이트 구조물을 포함하는 MOS(Metal Oxide Semiconductor) 트랜지스터(T)들이 상기 기판(100) 상에 형성된다. 이 때, 상기 소스/드레인 영역들은 각기 후속하여 형성되는 커패시터의 스토리지 전극이 전기적으로 연결되는 스토리지 노드 콘택 영역과 비트라인이 전기적으로 연결되는 비트라인 콘택 영역으로 구분된다.
이어서, 상기 게이트 구조물(210)들 사이의 이격공간을 매립하도록 상기 기판(100)을 덮는 절연막(240)을 형성하고 상기 절연막(240)을 관통하여 상기 비트라인 콘택 영역과 접촉하는 비트라인 콘택 패드(234)를 형성한다. 이때, 상기 스토리지 노드 콘택 영역과 접촉하는 스토리지 노드 콘택 패드(232)가 상기 비트라인 콘택 패드(234)와 동시에 형성된다.
상기 절연막(240) 상에 하부 층간 절연막(252)을 형성하고 상기 비트라인 콘택패드(234)를 노출하는 비트라인 콘택 홀(미도시)을 형성한다. 상기 비트라인 콘택 홀을 매립하도록 상기 하부 층간 절연막(252)을 관통하는 비트라인 콘택 플러그(미도시) 및 상기 비트라인 콘택 플러그와 접촉하는 비트라인(미도시)들을 상기 하부 층간 절연막(252) 상에 형성한다.
상기 하부 층간절연막(252) 상에 상기 비트라인들을 전기적으로 절연시키고 상면이 평탄화된 상부 층간 절연막(254)을 형성한다. 이에 따라, 상기 기판(100)의 전면을 덮고 상기 하부 및 상부 층간 절연막(252, 254)으로 이루어지는 층간 절연막(250)을 형성한다. 따라서, 상기 층간 절연막(250)의 하부에는 다수의 비트라인들, 상기 비트라인과 연결된 비트라인 콘택 플러그, 상기 비트라인 콘택 플러그와 연결되고 상기 비트라인 콘택 영역(예를 들면, 드레인 영역)과 연결되는 비트라인 콘택 패드(234) 및 상기 게이트 구조물과 같은 다수의 도전성 구조물들이 전기적으로 서로 절연되어 배치된다.
본 실시예의 경우, 상기 상부 및 하부 층간 절연막(252, 254)들은 BPSG(Boro Phosphor Silicate Glass), USG(Undoped Silicate Glass), HDP(High Density Plasma) 산화물 또는 CVD 산화물을 포함할 수 있다.
도 2b를 참조하면, 사진 식각 공정에 의해 상부 층간 절연막(254) 및 하부 층간 절연막(252)을 부분적으로 제거하여 워드라인들(W) 사이에 형성된 스토리지 노드 콘택 패드(232)들을 노출시키는 스토리지 노드 콘택 홀(미도시)들을 형성하고 상기 스토리지 노드 콘택 홀을 매립하는 매립 콘택(260)를 형성한다.
이어서, 상기 스토리지 노드 콘택 홀을 매립하기에 충분한 두께를 갖는 도전막을 상기 층간 절연막(250)의 상면에 형성하고 상기 층간 절연막의 상면이 노출되도록 평탄화 함으로써 상기 스토리지 노드 콘택 홀을 매립하는 매립 콘택(260)를 형성한다. 따라서, 상기 매립 콘택(260)는 상기 층간절연막(250)을 관통하여 하부의 스토리지 노드 콘택 패드(232)와 연결되며 상면은 상기 층간 절연막(250)의 표면과 동일한 평면을 공유한다.
이때, 상기 도전막은 상기 스토리 노드 콘택 패드(232)와 유사한 물질로 형성하여 콘택 패드(232)와 콘택 플러그(260) 사이의 접촉저항을 최소화 한다. 예를 들면 상기 도전막은 아스뮴(As)이나 인(P)과 같은 불순물이 도핑된 폴리실리콘으로 형성될 수 있다.
도 2c를 참조하면, 상기 층간 절연막(250) 및 상기 매립 콘택(260)의 상면에 금속 실리사이드 막을 형성하기 위한 제1 금속막(310)을 형성한다.
일실시예로서, 상기 제1 금속막(310)은 니켈(Ni), 백금(Pt), 티타늄(Ti), 루비늄(Ru), 로듐(Rh), 코발트(Co), 하프늄(Hf), 탄탈륨(Ta), 에르븀(Er), 이테르븀(Yb), 텅스텐(W), 및 이들의 합금 중 적어도 하나를 포함하며 물리기상 증착(Physical Vapor Deposition, PVD) 공정, 화학기상증착(Chemical Vapor Deposition, CVD) 공정, 원자층 증착(Atomic Layer Deposition, ALD) 공정, 플라즈마 증강 CVD(plasma enhanced CVD, PECVD) 및 사이클릭 CVD(cyclic CVD) 공정과 같은 다양한 증착공정에 의해 형성될 수 있다.
본 실시예의 경우, 폴리실리콘 성분을 구비하는 상기 매립 콘택(260)와 접촉저항 및 열처리 공정시 실리콘의 소모량이 상대적으로 가장 우수한 니켈(Ni)을 이용하여 상기 제1 금속막(310)을 형성한다.
예를 들면, 상기 제1 금속막(310)은 니켈(Ni) 또는 니켈-백금(Ni-Pt) 합금을 이용하여 형성된다. 니켈과 결합하는 불순물의 조성비가 커질수록 상기 매립 콘택(260)와의 접촉저항이 증가하므로 커패시터의 오믹층으로 이용하기 위해서는 불순물의 조성비가 적절한 정도로 제한되어야 한다. 상기 니켈-백금 합금의 경우 백금의 조성비는 약 30원자 퍼센트(atomic percent, at%) 이하를 갖도록 제어된다.
또한, 상기 제1 금속막(310)은 후속하는 열처리에 의해 상기 매립 콘택(260)와 반응하여 금속 실리사이드를 형성하므로 소요되는 열처리 시간 동안 필요한 두께의 금속 실리사이드가 생성될 수 있을 정도의 금속원자를 제공할 수 있는 두께를 갖도록 형성한다. 상기 제1 금속층(310)의 두께가 너무 작은 경우에는 필요한 두께의 금속 실리사이드가 형성되지 않거나 금속 실리사이드를 형성하기 위한 열처리 시간이 증대되고 상기 제1 금속층(310)이 너무 두꺼운 경우에는 미반응 금속층은 결국 제거되어야 하므로 제조원가를 증대시킨다.
도 2d를 참조하면, 상기 제1 금속막(310)에 상대적으로 저온에서 진행되는 제1 열처리 공정(350)을 수행하여 상기 매립 콘택과 접촉하는 상기 제1 금속막(310)을 예비 금속 실리사이드 막(320a)으로 형성한다.
일실시예로서, 상기 제1 열처리 공정(350)은 후속하는 제2 열처리 공정과 비교하여 상대적으로 저온에서 수행되는 공정으로서 실리콘과 반응하여 금속성분이 우세한 금속 실리사이드를 형성한다. 즉, 금속과 실리콘의 원자 비율이 1보다 큰 금속우세 금속 실리사이드(metal rich metal silicide)를 형성한다. 예를 들면, 상기 제1 열처리 공정은 급속 열처리 공정(rapid thermal process, RTP)을 이용하여 약 250℃ 내지 350℃의 범위에서 수행한다.
제1 열처리 공정(350)에 의해 매립 콘택(260)의 실리콘(Si)과 상기 제1 금속막(310)의 금속이 서로 반응하여 상기 예비 금속 실리사이드 막(320a)이 형성된다. 이때, 상대적으로 저온에서 급속히 진행되는 열처리 공정에 의해 실리콘 원자에 비하여 금속원자의 비율이 우세한 금속 실리사이드(metal rich metal silicide)가 형성된다. 예를 들면, 상기 제1 금속막(310)이 니켈 또는 니켈백금 합금인 경우에는 상기 예비 금속 실리사이드 막은 디니켈 실리사이드(Ni2Si) 또는 디니켈백금 실리사이드((NiPt)2Si)로 구성될 수 있다.
도 2e를 참조하면, 식각 공정을 수행하여 실리콘과 반응하지 않은 미반응 금속막을 상기 층간 절연막(250)으로부터 제거한다. 이에 따라, 상기 매립 콘택(260)의 상면에만 상기 예비 금속 실리사이드(320a)가 잔류한다. 이때, 상기 식각 공정은 금속원자만 선택적으로 제거할 수 있는 건식 식각 공정을 포함한다.
예를 들면, 상기 기판(100) 상으로 상기 제1 금속막(310)의 금속 염화물(MClx) 또는 상기 금속 염화물과 아르곤(Ar)이나 질소(N2)와 같은 불활성 가스를 함께 공급한다. 상기 금속 염화물 식각 가스는 반응하지 않고 남아있는 상기 제1 금속막(310)과 다음과 같은 반응식을 따라 반응하여 미반응 잔류 금속을 제거한다.
M+MClx → MCly (x, y는 정수) ------- (1)
반응식 (1)의 반응속도는 금속염화물의 유량, 공급시간 및 기판(100)의 온도에 따라 결정되므로, 상기 제1 금속막(310)이 적정한 속도로 제거되도록 금속염화물의 유량과 공급 속도를 조절할 수 있다.
도 2f를 참조하면, 상기 예비 금속 실리사이드에 대하여 제2 열처리 공정(360)을 수행하여 열적 안정성이 우수한 금속 실리사이드(320)를 형성한다. 이때, 상기 제2 열처리 공정(360)은 고온에서 짧은 시간 동안 상기 예비 금속 실리사이드 막(320a)에 대해서만 선택적으로 실시한다.
일실시예로서, 상기 제2 열처리 공정(360)은 상기 제1 열처리 공정(350)과 비교하여 상대적으로 고온에서 수행되는 밀리-세컨드 어닐링(millisecond annealing, MSA) 공정을 포함한다. 예를 들면, 상기 MSA 공정은 레이저 어닐링 장비 또는 플래시 어닐링 장비를 이용하여 수행되며 상기 예비 금속 실리사이드 막(320a)에 대하여 순간적으로 수행되어 상기 예비 금속 실리사이드 막(320a)은 순간적으로 용융상태를 거치게 된다.
본 실시예의 경우, 상기 MSA 공정은 공정챔버의 내부 온도를 약 300℃ 내지 약 400℃의 온도로 유지하면서 상기 예비 실리사이드 막(320a)을 약 10나노초(nanosecond) 내지 5밀리초(millisecond) 동안 약 1000℃ 내지 약 1400℃의 고온으로 열처리한다.
이에 따라, 금속 우세 금속 실리사이드로 구성된 상기 예비 금속 실리사이드 막(320a)은 순간적으로 용융되고 상기 MSA 공정이 완료된 후 재결정 과정을 거친다. 금속 우세 실리사이드 구조는 용융상태에서 실리콘 원자와 금속 원자는 결합상태는 에너지 준위가 더욱 낮은 상태로 변경되어 더욱 안정적인 결합구조를 갖는다. 상기 MSA 공정이 완료되면 더욱 안정적인 결합구조를 갖도록 재결정되어 금속 실리사이드 막(320)으로 형성된다. 따라서, 상기 예비 금속 실리사이드 막(320a)로부터 상기 MSA 공정을 이용한 열처리를 통하여 안정적인 결합구조를 갖는 금속 실리사이드 막(320)을 형성한다.
따라서, 제2 열처리 공정(360)에 의해 매립 콘택(260)의 상면에 안정적인 결합구조를 갖는 금속 실리사이드 막(320)이 형성된다. 금속원자와 실리콘 원자의 안정적인 결합구조에 의해 후속하는 고온 공정에 대해서도 내열성이 강화되어 금속 실리사이드 막(320)의 응집(agglomeration)이나 보이드(void)를 방지할 수 있다.
상기 금속 실리사이드 막(320)은 금속과 실리콘의 조성비가 동일하거나 실리콘의 성분이 더 큰 실리콘 우세 실리사이드 구조를 가질 수 있으며 에피택시 구조를 가짐으로써 단결정과 유사한 막 구조로 형성될 수 있다. 이에 따라, 상기 금속 실리사이드 막(320)은 후속하는 700℃ 이상의 고온 공정에서도 막질 구조의 변형 없이 원래의 모폴로지(morphology)를 유지할 수 있다.
예를 들면, 상기 제1 금속막(310)이 니켈 또는 니켈백금 합금인 경우에는 상기 금속 실리사이드 막(320)은 모노 니켈 실리사이드(NiSi) 또는 모노 니켈백금 실리사이드((NiPt)Si)로 구성될 수 있다.
특히, 상기 제2 열처리 공정은 고온 열처리 공정이기는 하지만 극히 짧은 순간동안 상기 예비 금속 실리사이드 막(320a)에 대해서만 제한적으로 수행되어 하부에 형성된 워드라인(W)이나 상기 기판(100)의 주변영역으로의 열전달을 최소화할 수 있다. 이에 따라, 고온 열처리 공정에도 불구하고 상기 워드라인(W) 주변의 소스/드레인 접합영역이나 주변회로 영역의 접합영역에 주입된 불순물들이 엉키는 것을 방지할 수 있다.
도 2g를 참조하면, 하부전극용 개구(422)를 구비하는 몰드막 패턴(420)을 형성하고 상기 하부 전극용 개구(422)를 통하여 상기 금속 실리사이드 막(320)을 노출시킨다.
일실시예로서, 상기 금속 실리사이드 막(320) 및 상기 층간 절연막(250)을 덮도록 실리콘 질화물로 이루어지는 식각 저지막(미도시)을 형성하고 상기 식각 저지막 상에 커패시터의 하부 전극을 형성하기 위한 형틀로 기능하는 몰드막(미도시)을 형성한다. 즉, 상기 몰드막은 커패시터의 하부전극 길이에 대응하는 높이를 갖도록 형성한다.
상기 몰드막은 상기 식각 저지막에 대하여 식각 선택비가 높은 물질로 형성하여 후속하는 습식 식각 공정에서 상기 식각 저지막에 대하여 선택적인 식각이 가능하도록 형성한다. 예를 들면, 상기 식각 저지막은 실리콘 질화막(SiN)이나 실리콘 산질화막(SiON)으로 구성되며 상기 몰드막은 PETEOS, BPSG 또는 PSG와 같은 산화물로 구성된다.
이어서, 상기 몰드막의 상부에 포토레지스터 패턴을 형성하고 상기 포토레지스터 패턴을 식각 마스크로 이용한 식각 공정으로 상기 몰드막 및 식각 저지막을 차례대로 제거하여 상기 금속 실리사이드 막(320)을 노출하는 하부 전극용 개구(422)를 구비하는 몰드막 패턴(420) 및 식각 저지막 패턴(410)을 형성한다.
이때, 상기 몰드막에 대한 식각 공정은 상기 식각 저지막이 노출되는 시점에서 정지되도록 제어하여 몰드막 하부에 형성된 구조물들이 식각되는 것을 방지한다. 이어서, 상기 몰드막 패턴을 통하여 노출된 식각 저지막을 추가로 제거하여 상기 금속 실리사이드 막(320)을 노출하는 식각 저지막 패턴(410)을 형성한다.
이에 따라, 상기 층간 절연막(250) 상에 상기 금속 실리사이드 막(320)을 노출하는 하부 전극용 개구(422)를 구비하는 식각 저지막 패턴(410) 및 몰드막 패턴(420)이 형성된다.
이어서, 암모늄(NH3) 또는 질소(N2) 가스를 이용한 플라즈마 질화공정을 선택적으로 수행하여 상기 금속 실리사이드 막(320)의 표면을 질화막으로 개질시켜 산소에 대한 확산 저지막으로 기능할 수 있게 형성할 수 있다.
뿐만 아니라, 상기 하부 전극용 개구(422)를 구비하는 기판(100)에 대하여 HF 수용액을 식각액으로 이용하는 습식 세정을 더 수행하여 상기 하부전극용 개구(422)를 통하여 노출된 상기 금속 실리사이드 막(260)의 표면에 생성된 자연 산화막을 제거할 수 있다.
도 2h를 참조하면, 상기 하부 전극용 개구(422)의 형상 프로파일을 따라 상기 몰드막 패턴(420) 상에 제1 도전막(500a)을 형성한다. 상기 제1 도전막(500a)은 백금, 루테늄, 이리듐과 같은 귀금속(noble metal)과 이들의 전도성 산화막(RuO2, IrO2), 티타늄, 텅스텐, 탄탈륨과 같은 내화성 금속(refractory metal)과 이들의 전도성 질화막(TiN, TaN, WN) 중의 어느 하나 또는 이들의 복합막으로 형성할 수 있다.
일실시예로서, 상기 제1 도전막(500a)은 CVD, ALD, PECVD 또는 사이클릭 CVD를 이용하여 형성된 금속 질화물을 포함하는 단일막으로 형성될 수 있다.
예를 들면, 약 700℃ 내지 약 800℃의 온도 및 약 2 내지 5토르의 압력이 유지되는 공정챔버 내에서 상기 기판 상에 TiCl4, NH3 및 질소(N2)와 같은 불활성 가스를 공급하여 상기 몰드 막 패턴(420) 상에 티타늄 질화막(TiN)을 증착한다. 이와 달리, 상기 몰드막(420) 상에 티타늄(Ti)막과 같은 하부 전극용 금속막을 증착한 후 암모늄 가스 또는 질소 가스를 이용하여 약 700℃ 내지 약 1300℃의 온도로 플라즈마 질화공정을 수행함으로써 상기 제1 도전막(500a)을 형성할 수도 있다. 상기 플라즈마 질화공정은 공정조건에 따라 1나노초 내지 120초 동안 수행될 수 있다. 이때, 상기 플라즈마 질화처리에 의한 티타늄 질화막은 티타늄 막의 표면에 질소 성분을 풍부하게 구비함으로써 증착공정에 의해 형성된 티타늄 질화막과 비교하여 상이한 결정구조를 갖는다.
이때, 오믹층으로 기능하는 상기 금속 질화막(320)은 MSA링 공정을 통하여 열적으로 안정적인 구조를 갖고 있으므로 상기 제1 도전막(500a)을 형성하기 위한 고온 공정이 수행되는 동안 응집되는 것을 방지할 수 있다. 이에 따라, 고온 공정에 의해 오믹막의 표면저항이 증가하는 것을 방지할 수 있다.
다른 실시예로서, 상기 제1 도전막(500a)은 CVD, ALD, PECVD 또는 사이클릭 CVD를 이용하여 형성된 금속막과 금속 질화막을 구비하는 이중막으로 형성될 수 있다. CVD 공정에 의해 상기 몰드막 패턴(420)의 상면에 제2 금속막(미도시)을 증착하고 상기 제2 금속막 상에 상기 제2 금속막을 구성하는 금속물질의 질화물을 포함하는 금속 질화막을 증착하여 이중막으로 형성할 수 있다.
예를 들면, 상기 제1 도전막(500a)은 티타늄 막과 티타늄 질화막의 이중막으로 형성할 수 있다. 이때, 상기 티타늄 막은 티타늄 질화막과 서로 다른 결정구조를 가지고 있으므로 후속하는 몰드막이나 희생 산화막을 제거하는 습식식각 공정에서 식각액이 하부 구조무로 침투하는 것을 방지하는 방어막(blockign layer)으로 기능할 수 있다.
도 2i를 참조하면, 상기 제1 도전막(500a) 상에 상기 하부 전극용 개구(422)를 매립하는 희생막(550a)을 형성한다.
상기 희생막(550a)은 상기 몰드막 패턴(420)과 식각 선택비가 작아서 몰딩막 패턴(420) 및 희생막 제거시 동시에 제거되도록 하는 것이 바람직하다. 예를들면, 상기 희생막(550a)은 상기 몰드막 패턴(420)과 유사하게 PETEOS, BPSG 및 PSG와 같은 산화물을 포함할 수 있다.
도 2j를 참조하면, 상기 희생막(550a) 및 상기 제1 도전막(500a)을 평탄화 공정에 의해 상기 몰드막 패턴(420)의 상면이 노출되도록 부분적으로 제거하여 희생막 패턴(550) 및 하부전극(500)을 형성한다. 예를 들면, 화학 기계적 연마공정에 의해 상기 희생막(550a) 및 제1 도전막(500a)을 부분적으로 제거할 수 있다.
다른 실시예로서, 희생막을 형성하지 않고 에치백 공정에 의해 제1 도전막(500a)을 평탄화시켜 몰드막 패턴(420)의 상면을 노출시켜 하부 전극(500)을 먼저 형성한 후에 상기 하부 전극용 개구(422)를 매립하여 희생막을 형성할 수도 있다.
도 2k를 참조하면, 상기 희생막 패턴(550) 및 상기 몰드막 패턴(420)을 제거하여 상기 하부전극(500)을 노드 분리시킨다.
예를 들면, BOE(buffered oxide etchant) 또는 HF 수용액 (aqueous HF solution)을 식각액으로 이용하는 습식식각 공정으로 상기 희생막 패턴(550)과 몰드막 패턴(420)을 제거할 수 있다.
이후, 노드 분리된 상기 하부 전극(500) 상에 추가적인 열처리 공정을 더 수행할 수 있다. 열처리 공정은 퍼니스에서 가스 없이 진행하거나 질소가스 또는 아르곤 가스 등의 불활성 가스를 포함하여 550℃ 내지 약 650℃에서 수행될 수 있다. 이때, 암모니아 가스를 공급하여 하부 전극(500) 내의 불순물을 제거하거나 하부 전극(500)을 구성하는 질화막의 스트레스를 완화할 수 있다.
이때, 상기 열처리 공정의 고온에 의해 상기 금속 실리사이드 막(320)이 응집되는 것을 방지함으로써 매립 콘택(260)과 하부 전극(500) 사이의 접촉저항이 증가하는 것을 방지할 수 있다.
도 2l을 참조하면, 노드 분리된 상기 하부 전극(500)의 표면을 덮는 유전막(600) 및 상기 유전막(600)을 덮는 제2 도전막(700)을 증착함으로써 디램소자의 커패시터를 완성한다. 상기 제2 도전막(700)은 상기 유전막(600)을 기준으로 상기 하부 전극(500)과 대응하도록 배치되어 디램 소자용 커패시터의 상부전극으로 기능한다.
이어서, 상기 상부전극을 덮는 상부 층간 절연막(미도시) 및 상기 상부 층간절연막을 관통하는 배선 구조물 및 상기 배선 구조물을 덮는 페시베이션 막을 형성함으로써 반도체 소자를 완성한다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따라 도 1에 도시된 반도체 소자를 제조하는 방법을 나타내는 단면도들이다. 본 실시예에 의한 반도체 소자의 제조방법은 커패시터의 오믹층으로 기능하는 금속 실리사이드 막을 형성하기 전에 몰드막 패턴을 먼저 형성한다는 점을 제외하고는 도 2a 내지 도 2l에 도시된 제조방법과 동일하다. 따라서, 이하에서는 금속 실리사이드 막을 형성하는 공정을 중심으로 설명한다. 도 3a 내지 도 3d에서 동일한 참조부호는 도 2a 내지 도 2l과 동일한 구성요소를 지칭하며 동일한 구성요소는 동일한 구성과 기능을 수행한다.
먼저, 도 2a 내지 도 2b를 참조하여 설명한 것과 동일한 공정에 의해 기판(100) 상에 층간절연막(250) 및 상기 층간 절연막(250)을 관통하여 스토리지 노드 콘택 패드(232)와 접촉하는 매립 콘택을 형성한다.
이어서, 도 3a에 도시된 바와 같이, 상기 층간 절연막(250)을 덮고 매립 콘택(260)을 노출하는 하부 전극용 개구(462)를 구비하는 식각 저지막 패턴(450) 및 몰드막 패턴(460)을 형성한다.
예를 들면, 상기 층간 절연막(250) 및 매립 콘택(260)을 덮는 식각 저지막(미도시) 및 몰드막(미도시)을 차례대로 적층하고 사진 식각 공정으로 상기 매립 콘택(260)이 노출되도록 몰드막 및 식각 저지막을 차례대로 제거하여 식각 저지막 패턴(450) 및 몰드막 패턴(460)을 형성한다.
상기 식각 저지막 패턴(450) 및 몰드막 패턴(460)은 도 1g를 참조하여 설명된 식각 저지막 패턴(410) 및 몰드막 패턴(420)과 동일한 구성을 가지므로 더 이상의 자세한 설명은 생략한다.
도 3b를 참조하면, 상기 하부 전극용 개구(462)의 측벽과 바닥면 및 상기 몰드막 패턴(460)의 상면을 덮는 제1 금속막(312)을 형성한다.
일실시예로서, 상기 제1 금속막(312)은 니켈(Ni), 백금(Pt), 티타늄(Ti), 루비늄(Ru), 로듐(Rh), 코발트(Co), 하프늄(Hf), 탄탈륨(Ta), 에르븀(Er), 이테르븀(Yb), 텅스텐(W), 및 이들의 합금 중 적어도 하나를 포함하며 물리기상 증착(Physical Vapor Deposition, PVD) 공정, 화학기상증착(Chemical Vapor Deposition, CVD) 공정, 원자층 증착(Atomic Layer Deposition, ALD) 공정, 플라즈마 증강 CVD(plasma enhanced CVD, PECVD) 및 사이클릭 CVD(cyclic CVD) 공정과 같은 다양한 증착공정에 의해 형성될 수 있다.
상기 제1 금속막(312)은 도 1c에 도시된 제1 금속막(310)과 동일한 조성과 구성을 가지며 공정을 통하여 형성할 수 있다. 따라서, 제1 금속막(312)을 형성하는 공정에 대한 더 이상의 상세한 설명은 생략한다. 다만, 본 실시예의 경우 상기 하부 전극용 개구(462)의 프로파일을 따라 일정하게 형성되는 것이 바람직하므로 스텝 커버리지(step coverage)가 더 양호한 증착조건을 선택하는 것이 바람직하다.
도 3c를 참조하면, 상기 제1 금속막(312)에 대하여 상대적으로 저온에서 진행되는 상기 제1 열처리 공정(350)을 수행하여 상기 매립 콘택(260)과 접촉하는 제1 금속막(312)을 예비 금속 실리사이드 막(322a)으로 형성한다. 상기 몰드막 패턴(460)은 실리콘(Si)을 포함하지 않고 산화물(Oxide)로 이루어져 형성되므로, 상기 하부 전극용 개구(462)의 측벽 및 몰드막 패턴(460)의 상면에 형성된 제1 금속막(312)은 실리사이드 반응이 일어나지 않는다.
상기 제1 열처리 공정(350)은 도 1d를 참조하여 설명한 제1 열처리 공정과 실질적으로 동일하므로 더 이상의 자세한 설명은 생략한다. 본 실시예의 경우, 상기 예비 금속 실리사이드 막(322a)은 디니켈 실리사이드(Ni2Si) 또는 디니켈백금 실리사이드((NiPt)2Si)로 구성될 수 있다.
이어서, 도 3d에 도시된 바와 같이 실리사이드 반응이 수행되지 않고 잔류하는 미반응 제1 금속막(312)은 건식 식각 공정에 의해 상기 몰드막 패턴(460)으로부터 제거된다. 따라서, 상기 하부 전극용 개구(462)의 내부에는 상기 매립 콘택(260)을 덮는 예비 금속 실리사이드 막(322a)만 잔류하게 된다. 미반응 잔류 금속막을 제거하기 위한 식각 공정은 도 1e를 참조하여 설명한 건식 식각 공정과 실질적으로 동일하므로 더 이상의 상세한 설명은 생략한다.
이어서, 상기 예비 금속 실리사이드 막(322a)에 대하여 도 1f에 도시된 바와 같은 제2 열처리 공정(360)을 수행하여 열적 안정성이 우수한 금속 실리사이드(322)를 형성한다. 이때, 상기 제2 열처리 공정(360)은 고온에서 짧은 시간 동안 상기 예비 금속 실리사이드 막(322a)에 대해서만 선택적으로 실시하는 MSA 공정을 포함한다.
이에 따라, 금속 우세 금속 실리사이드로 구성된 상기 예비 금속 실리사이드 막(322a)은 순간적으로 용융되고 상기 MSA 공정이 완료된 후 재결정 과정을 거친다. 금속 우세 실리사이드 구조는 용융상태에서 실리콘 원자와 금속 원자는 결합상태는 에너지 준위가 더욱 낮은 상태로 변경되어 더욱 안정적인 결합구조를 갖는다. 상기 MSA 공정이 완료되면 더욱 안정적인 결합구조를 갖도록 재결정되어 금속 실리사이드 막(320)으로 형성된다. 따라서, 상기 예비 금속 실리사이드 막(322a)로부터 상기 MSA 공정을 이용한 열처리를 통하여 안정적인 결합구조를 갖는 금속 실리사이드 막(322)을 형성한다.
따라서, 제2 열처리 공정(360)에 의해 매립 콘택(260)의 상면에 안정적인 결합구조를 갖는 금속 실리사이드 막(322)이 형성된다. 금속원자와 실리콘 원자의 안정적인 결합구조에 의해 후속하는 고온 공정에 대해서도 내열성이 강화되어 금속 실리사이드 막(322)의 응집(agglomeration)이나 보이드(void)를 방지할 수 있다. 본 실시예의 경우, 상기 금속 실리사이드 막(322)은 모노 니켈 실리사이드(NiSi) 또는 모노 니켈백금 실리사이드((NiPt)Si)로 구성될 수 있다.
특히, 상기 제2 열처리 공정(360)은 고온 열처리 공정이기는 하지만 극히 짧은 순간동안 상기 예비 금속 실리사이드 막(322a)에 대해서만 제한적으로 수행되어 하부에 형성된 워드라인(W)이나 상기 기판(100)의 주변영역으로의 열전달을 최소화할 수 있다. 이에 따라, 고온 열처리 공정에도 불구하고 상기 워드라인(W) 주변의 소스/드레인 접합영역이나 주변회로 영역의 접합영역에 주입된 불순물들이 엉키는 것을 방지할 수 있다.
이어서, 도 2h 내지 도 2l에 도시된 바와 실질적으로 동일한 공정을 수행하여 상기 금속 실리사이드 막(322)의 상면에 하부전극, 유전막 및 상부전극을 형성하여 반도체 소자를 형성한다.
상술한 바와 같은 반도체 소자의 제조방법에 의하면, 디램 메모리 소자의 커패시터를 구성하는 하부전극과 스토리지 노드 콘택 플러그인 매립 콘택(260) 사이에 배치되어 오믹층으로 기능하는 금속 실리사이드 막을 저온에서 수행되는 제1 열처리와 고온에서 순간적이고 국부적으로 수행되는 제2 열처리의 단계적 수행에 의해 형성함으로써 금속 실리사이드 막의 열적 안정성을 크게 개선할 수 있다. 특히, 저온 열처리 공정에 의해 형성된 예비 금속 실리사이드 막을 MSA 공정을 이용하여 순간적으로 용융시킨 후 재결정 과정을 거치게 함으로써 금속과 실리콘 사이의 결정구조를 안정화 시킬 수 있다.
이에 따라, 후속하는 다양한 고온 공정에서 상기 금속 실리사이드 막의 응집현상을 방지하여 오믹층의 표면저항이 증가하는 것을 방지할 수 있다. 특히, 니켈(Ni)은 종래의 티타늄(Ti)이나 코발트(Co)와 비교하여 실리사이데이션(silicidation) 반응에서 실리콘 소모량도 작고 비저항도 낮은 장번에도 불구하고 후속 공정에서의 열적 안정성이 취약하여 디램 공정에서는 이용되지 못하고 있었지만 상술한 바와 같은 MSA 공정을 이용함으로써 디램 메모리 소자의 커패시터용 오믹층으로 이용할 수 있다.
반도체 소자를 구비하는 시스템
도 4는 본 발명의 일실시예에 따른 메모리 카드(1000)를 보여주는 개략적인 블록도이다.
도 4를 참조하면, 본 발명의 일실시예에 의한 메모리 카드(1000)는 데이터의 저장 및 출력을 제어하는 제어기(1010) 및 상기 제어기의 제어신호에 따라 데이터를 저장하는 메모리(1020)를 포함한다. 상기 제어기(1010)는 처리명령 신호를 상기 메모리(1020)로 전송함으로써 데이터를 처리하며 상기 메모리(1020)는 처리명령 신호에 따라 데이터를 저장하거나 외부로 출력한다. 이때, 데이터는 상기 제어기(1010)로 데이터를 출력하여 제어기(1010)에 의해 가공된 데이터를 다시 저장할 수도 있으며 메모리 카드(1000)의 외부로 데이터를 출력할 수도 있다.
따라서, 상기 제어기(1010)는 메모리(1020)와 데이터를 서로 주고받을 수 있는 프로세서를 포함할 수 있다. 또한, 상기 메모리(1020)는 도 1에 도시된 디램 메모리 소자와 같은 반도체 소자를 구비할 수 있다. 즉, 커패시터의 하부 전극과 스토리지 노드 콘택 플러그 사이에 니켈 실리사이드로 구성된 오믹층이 배치되어 접촉저항을 최소화할 수 있다. 따라서, 상기 메모리(1020)는 안정적으로 빠른 동작속도를 구현할 수 있다.
도 5는 본 발명의 일실시에에 따른 전자 시스템을 보여주는 개략적인 블록도이다.
도 5를 참조하면, 본 발명의 일실시예에 의한 전자 시스템(1100)은 데이터를 가공하는 프로세서(1110), 데이터를 저장하는 메모리(1120), 외부와 데이터를 주고 받는 입출력 장치(1130) 및 상기 프로세서, 메모리 및 입출력 장치와 데이터를 서로 교환하는 데이터 라인(1140)을 포함한다.
상기 프로세서(1110)는 명령체계의 집합인 프로그램을 실행하고 상기 전자 시스템(1100)을 제어한다. 상기 전자 시스템(1100)으로 가공할 데이터나 가공된 데이터는 상기 입출력 장치(1130)를 통하여 외부로부터 입력되거나 외부로 출력된다.
상기 메모리(1120)는 상기 프로세서(1110)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 상기 메모리(1120)는 도 1에 도시된 바와 같은 디램소자를 포함할 수 있다. 이에 따라, 디램소자의 액세스 트랜지스터와 커패시터 사이의 접촉저항을 최소화함으로써 디램소자의 동작속도를 현저하게 개선할 수 있다. 이에 따라, 상기 메모리(1120)의 성능을 향상할 수 있다.
상기 전자 시스템(1100)은 메모리를 필요로 하는 다양한 전자제품에 응용될 수 있다. 예들 들면, 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk, SSD) 또는 다양한 가정용 가전제품(household appliance)에 응용될 수 있다.
본 발명의 실시예들에 따르면, 디램 메모리 소자의 커패시터를 구성하는 하부전극과 하부 구조물을 연결하는 매립 콘택 사이에 배치되어 오믹층으로 기능하는 금속 실리사이드 막을 저온에서 수행되는 제1 열처리와 고온에서 순간적이고 국부적으로 수행되는 제2 열처리를 단계적으로 수행하여 형성함으로써 금속 실리사이드 막의 열적 안정성을 크게 개선할 수 있다. 특히, 저온 열처리 공정에 의해 형성된 예비 금속 실리사이드 막을 MSA 공정을 이용하여 순간적으로 용융시킨 후 재결정 과정을 거치게 함으로써 금속과 실리콘 사이의 결정구조를 안정화 시킬 수 있다.
이에 따라, 후속하는 다양한 고온 공정에서 상기 금속 실리사이드 막의 응집현상을 방지하여 오믹층의 표면저항이 증가하는 것을 방지할 수 있다. 특히, 니켈(Ni)은 종래의 티타늄(Ti)이나 코발트(Co)와 비교하여 실리사이데이션(silicidation) 반응에서 실리콘 소모량도 작고 비저항도 낮은 장점에도 불구하고 후속 공정에서의 열적 안정성이 취약하여 디램 공정에서는 이용되지 못하고 있었지만 상술한 바와 같은 MSA 공정을 이용함으로써 디램 메모리 소자의 커패시터용 오믹층으로 이용할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 지지대 200: 제1 공급부
300: 제2 공급부 400: 제어부
900: 기판 세척장치

Claims (10)

  1. 하부 도전성 구조물이 배치된 기판을 덮고 상기 하부 도전성 구조물과 연결되는 매립 콘택을 구비하는 층간 절연막을 형성하는 단계;
    상기 층간절연막의 상면에 저온에서 수행되는 제1 열처리 및 고온에서 수행되는 제2 열처리를 통하여 형성된 금속 실리사이드 막을 구비하는 상기 매립 콘택을 노출하는 노드 홀을 구비하는 몰드 막을 형성하는 단계;
    상기 금속 실리사이드 막의 표면 및 상기 노드 홀의 측벽에 하부 전극을 형성하는 단계;
    상기 하부전극을 노드분리 하는 단계;
    노드 분리된 상기 하부 전극의 표면을 덮는 유전막을 형성하는 단계; 및
    상기 유전막을 덮는 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 노드 홀을 구비하는 몰드막을 형성하는 단계는,
    상기 매립 콘택 및 상기 층간 절연막 상에 금속막을 형성하는 단계;
    상기 제1 열처리 공정을 수행하여 상기 매립 콘택의 표면에 예비 금속 실리사이드 막을 형성하는 단계;
    상기 예비 금속 실리사이드 막을 형성하지 않고 상기 층간 절연막 상에 잔류하는 금속막을 제거하는 단계;
    상기 예비 금속 실리사이드 막에 대해서만 선택적으로 상기 제2 열처리를 수행하여 상기 매립 콘택의 표면에 상기 금속 실리사이드 막을 형성하는 단계;
    상기 층간절연막 및 상기 금속 실리사이드 막 상에 식각 저지막 및 몰드막을 차례로 단계; 및
    상기 몰드막 및 식각 저지막을 차례로 제거하여 상기 금속 실리사이드 막을 노출하는 상기 노드 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제2항에 있어서, 상기 제1 열처리는 급속 열처리 공정(rapid thermal process, RTP)을 포함하고 상기 제2 열처리는 밀리세컨 어닐링(millisecond annealing, MSA)공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제3항에 있어서, 상기 급속 열처리는 250℃ 내지 350℃의 온도범위에서 수행되고 상기 MSA는 1000℃ 내지 1400℃의 온도범위에서 10나노초(nanosecond) 내지 5밀리초(millisecond) 동안 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항에 있어서, 상기 노드 홀을 구비하는 몰드막을 형성하는 단계는,
    상기 매립 콘택 및 상기 층간 절연막 상에 식각 저지막 및 몰드막을 적층하는 단계;
    상기 몰드막 및 식각 저지막을 차례로 제거하여 상기 매립 콘택을 노출하는 노드 홀을 형성하는 단계;
    상기 노드 홀의 측벽, 상기 매립 콘택의 상면 및 상기 몰드막의 상면에 금속막을 형성하는 단계;
    상기 제1 열처리 공정을 수행하여 상기 매립 콘택의 표면에 예비 금속 실리사이드 막을 형성하는 단계;
    상기 예비 금속 실리사이드 막을 형성하지 않고 상기 노드 홀의 측벽 및 상기 몰드막의 상면에 잔류하는 금속막을 제거하는 단계; 및
    상기 예비 금속 실리사이드 막에 대해서만 선택적으로 상기 제2 열처리를 수행하여 상기 매립 콘택의 표면에 상기 금속 실리사이드 막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제5항에 있어서, 상기 제1 열처리는 250℃ 내지 350℃의 온도범위에서 수행되는 급속 열처리 공정(rapid thermal process, RTP)을 포함하고 상기 제2 열처리는 1000℃ 내지 1400℃의 온도범위에서 10나노초(nanosecond) 내지 5밀리초(millisecond) 동안 수행되는 밀리세컨 어닐링(millisecond annealing, MSA)공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제1항에 있어서, 상기 하부전극을 형성하는 단계는 상기 노드 홀의 측벽, 상기 금속 실리사이드 막의 표면 및 상기 몰드 막의 상면에 700℃ 내지 800℃의 온도로 금속 질화막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제1항에 있어서, 상기 하부전극을 형성하는 단계는,
    상기 노드 홀의 측벽, 상기 금속 실리사이드 막의 표면 및 상기 몰드막의 상면에 하부전극용 금속막을 형성하는 단계; 및
    상기 도전막에 대하여 700℃ 내지 1300℃의 온도범위에서 플라즈마 질화공정을 수행하여 상기 하부전극용 금속막을 질화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제1항에 있어서, 상기 하부전극을 형성하는 단계는,
    상기 노드 홀의 측벽, 상기 금속 실리사이드 막의 표면 및 상기 몰드막의 상면에 티타늄(Ti)막을 형성하는 단계; 및
    상기 티타늄 막 상에 상기 노드 홀을 구비하는 몰드 막의 표면 프로파일을 따라 티타늄 질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 다수의 하부 도전성 구조물 및 상기 하부 도전성 구조물들을 덮어 서로 전기적으로 분리하고 상기 하부 도전성 구조물과 연결되는 매립 콘택을 구비하는 층간 절연막이 배치되는 기판;
    상기 매립 콘택의 표면을 덮고 니켈을 포함하는 금속 실리사이드 막;
    상기 금속 실리사이드 막 상에 배치되며 실린더 형상을 갖는 하부 전극;
    상기 하부 전극의 표면을 따라 연장하는 유전막; 및
    상기 유전막 상에 배치되며 평탄한 상면을 갖는 상부전극을 포함하는 것을 특징으로 하는 반도체 소자.
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