KR20160139301A - 스트레서를 가지는 반도체 소자 및 그 제조 방법 - Google Patents

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KR20160139301A
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배병주
이승헌
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Abstract

반도체 소자 제조 방법은 활성 영역에 워드 라인 트렌치를 형성하는 단계와, 워드 라인 트렌치의 적어도 일부를 덮도록 게이트 유전막을 형성하는 단계와, 캡핑 트렌치를 정의하며 워드 라인 트렌치 내에 배치되는 워드 라인을 형성하는 단계와, 캡핑 트렌치 내에 압축 응력을 가지는 스트레서를 형성하는 단계를 포함하고, 스트레서는 플라즈마 소스를 이용하여 형성된다.

Description

스트레서를 가지는 반도체 소자 및 그 제조 방법{Semiconductor device having stressor and method for manufacturing the same}
본 발명의 기술적 사상은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 캡핑막에 스트레서가 구비된 반도체 소자 및 그 제조 방법에 관한 것이다.
실리콘 기판 표면 아래로 워드 라인(word line)을 매몰시켜, 좁은 간격의 워드 라인을 형성하여 셀 면적을 감소시킬 수 있는 BCAT (Buried word line Cell Array Transistor)에 대한 연구가 진행되고 있다. 한편, 최근 반도체 소자가 고집적화 됨에 따라 트랜지스터의 동작을 위한 전류 특성 열화가 발생할 수 있으며, 이에 따라 미세화된 반도체 소자에서의 전기적 특성 저하를 방지하고 신뢰성을 유지하기 위한 기술이 요구된다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 미세화된 반도체 소자에서의 전기적 특성 저하를 방지하고 신뢰성을 유지할 수 있는 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자 제조 방법은 활성 영역에 워드 라인 트렌치를 형성하는 단계와, 상기 워드 라인 트렌치의 적어도 일부를 덮도록 게이트 유전막을 형성하는 단계와, 캡핑 트렌치를 정의하며 상기 워드 라인 트렌치 내에 배치되는 워드 라인을 형성하는 단계와, 상기 캡핑 트렌치 내에 압축 응력을 가지는 스트레서를 형성하는 단계를 포함하고, 상기 스트레서는 플라즈마 소스를 이용하여 형성될 수 있다.
상기 스트레서는 플라즈마 강화 CVD, 고밀도 플라즈마 CVD, 유도결합 플라즈마 CVD 및 용량결합 플라즈마 CVD 중 적어도 어느 하나의 공정을 이용하여 형성될 수 있다. 상기 스트레서는 0.1 내지 3 GPa의 압축 응력을 가질 수 있다.
일부 실시예들에서, 상기 스트레서를 형성하는 단계는 상기 캡핑 트렌치를 덮는 제1 스트레서층을 형성하는 단계와, 상기 제1 스트레서층을 식각하는 단계와, 식각된 상기 제1 스트레서층 상에 제2 스트레서층을 형성하는 단계를 포함할 수 있다.
상기 반도체 소자 제조 방법은 상기 활성 영역의 상면이 노출되도록 상기 제1 및 제2 스트레서층에 대하여 평탄화 공정을 수행하는 단계를 더 포함할 수 있다.
일부 실시예들에서, 상기 스트레서를 형성하는 단계는 PEALD 공정을 이용하여 상기 캡핑 트렌치를 덮는 스트레서층을 형성하는 단계와, 상기 활성 영역의 상면이 노출되도록 상기 스트레서층에 대하여 평탄화 공정을 수행하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자 제조 방법은 활성 영역에 워드 라인 트렌치를 형성하는 단계와, 상기 워드 라인 트렌치의 적어도 일부를 덮도록 게이트 유전막을 형성하는 단계와, 캡핑 트렌치를 정의하며 상기 워드 라인 트렌치 내에 배치되는 워드 라인을 형성하는 단계와, 상기 캡핑 트렌치를 덮는 캡핑막을 형성하는 단계를 포함하고, 상기 캡핑막은 서로 상이한 응력을 가지는 제1 및 제2 스트레서를 포함하며, 상기 제1 및 제2 스트레서 중 적어도 하나의 스트레서는 플라즈마 소스를 이용하여 형성될 수 있다.
상기 제1 스트레서의 측벽은 경사지도록 형성될 수 있다.
일부 실시예들에서, 상기 제1 및 제2 스트레서 중 어느 하나의 스트레서는 압축 응력을 가지고, 다른 하나의 스트레서는 인장 응력을 가질 수 있다.
일부 실시예들에서, 상기 제1 스트레서는 제1 압축 응력을 가지고, 상기 제2 스트레서는 상기 제1 압축 응력과 상이한 제2 압축 응력을 가질 수 있다.
상기 제1 및 제2 스트레서 중 어느하나의 스트레서는 PECVD, HDP CVD, ICP CVD, CCP CVD 및 PEALD 중 적어도 어느 하나의 공정을 이용하여 형성되고, 다른 하나의 스트레서는 열 ALD 공정을 이용하여 형성될 수 있다.
상기 캡핑막을 형성하는 단계는 상기 캡핑 트렌치를 덮는 제1 스트레서층을 형성하는 단계와, 상기 제1 스트레서층을 식각하는 단계와, 식각된 상기 제1 스트레서층 상에 상기 제1 스트레서층과 상이한 응력을 가지는 제2 스트레서층을 형성하는 단계와, 상기 제1 및 제2 스트레서층에 대하여 평탄화 공정을 수행하여 상기 제1 및 제2 스트레서를 형성하는 단계를 포함할 수 있다.
상기 캡핑막을 형성하는 단계는 상기 캡핑 트렌치를 덮는 제1 스트레서층을 형성하는 단계와, 상기 제1 스트레서층을 에치 백하여 상기 제1 스트레서를 형성하는 단계와, 상기 제1 스트레서 상에 상기 제2 스트레서를 형성하는 단계를 포함할 수 있다.
일부 실시예들에서, 상기 제1 스트레서는 압축 응력을 가지고, 상기 제1 스트레서의 측면은 상기 게이트 유전막과 접할 수 있다.
일부 실시예들에서, 상기 제1 스트레서는 압축 응력을 가지고, 상기 제1 스트레서의 측면은 상기 워드 라인 트렌치와 접할 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 반도체 소자 제조 방법은 반도체 기판에 제1 방향의 장축 및 제2 방향의 단축을 가지는 상면을 포함하며, 상기 제1 방향 및 상기 제2 방향을 따라 서로 이격된 상태로 반복적으로 배치되는 복수의 활성 영역들을 형성하는 단계와, 상기 복수의 활성 영역들을 정의하는 소자 분리막을 형성하는 단계와, 상기 복수의 활성 영역들 및 소자 분리막을 횡단하여 연장되는 복수의 워드 라인 트렌치들을 형성하는 단계와, 상기 워드 라인 트렌치들 각각의 적어도 일부를 덮도록 게이트 유전막을 형성하는 단계와, 상기 워드 라인 트렌치들 내에 배치되며, 상면이 상기 활성 영역의 상면보다 낮은 레벨에 위치하는 복수의 워드 라인들을 형성하는 단계와, 상기 워드 라인들 각각의 상면을 덮는 캡핑막을 형성하는 단계를 포함하고, 상기 캡핑막은 복수의 스트레서들을 포함하고, 상기 복수의 스트레서들 중 적어도 하나의 스트레서는 압축 응력을 가지며, 상기 복수의 스트레서들 중 적어도 하나의 스트레서는 플라즈마 소스를 이용하여 형성될 수 있다.
상기 복수의 스트레서들 중 적어도 하나의 스트레서는 심을 가지지 않도록 형성될 수 있다.
상기 복수의 스트레서들 중 적어도 하나의 스트레서는 상기 워드 라인의 상면과 접할 수 있다.
상기 워드 라인들 각각은 제1 게이트 전극층 및 상기 제1 게이트 전극층과 상이한 물질로 이루어지는 제2 게이트 전극층을 포함할 수 있다.
상기 워드 라인들 각각은 하부 단면이 원형인 벌브형 또는 U-형일 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자는 압축 응력을 가지는 적어도 하나의 스트레서를 포함함으로써 채널 저항을 감소시킬 수 있고, 이에 따라 드레인 전류를 증가시킬 수 있게 된다. 이에 따라, 반도체 소자가 고도로 미세화된 피쳐 사이즈를 가지는 경우에도 전력 소모 증가, 동작 속도 저하 등과 같은 문제들이 발생되는 것을 억제할 수 있다.
또한, 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법은 플라즈마 소스를 이용하여 적어도 하나의 스트레서를 형성함으로써, 상기 스트레서가 가지는 응력을 조절할 수 있게 된다.
도 1a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 일부 구성을 예시적으로 나타낸 평면도이다.
도 1b는 도 1a의 B1 - B1 선 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 일부 구성을 예시적으로 나타낸 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 일부 구성을 예시적으로 나타낸 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 일부 구성을 예시적으로 나타낸 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 일부 구성을 예시적으로 나타낸 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 일부 구성을 예시적으로 나타낸 단면도이다.
도 7은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 일부 구성을 예시적으로 나타낸 단면도이다.
도 8은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 일부 구성을 예시적으로 나타낸 단면도이다.
도 9 및 도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 전류 특성이 개선되는 효과를 설명하기 위한 그래프들이다.
도 11a 내지 도 11f는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 12a 내지 도 12e는 본 발명의 기술적 사상에 의한 일 실시예에 따른 캡핑막의 제조 공정을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 13a 내지 도 13e는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 캡핑막의 제조 공정을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 14a 내지 도 14d는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 캡핑막의 제조 공정을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 15a 내지 도 15c는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 캡핑막의 제조 공정을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 16a 내지 도 16d는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 캡핑막의 제조 공정을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 17a 내지 도 17d는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 캡핑막의 제조 공정을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 18은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 갖는 메모리 모듈을 나타낸 도면이다.
도 19는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 갖는 메모리 카드를 나타낸 도면이다.
도 20은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 전자 시스템을 나타낸 도면들이다.
도 21은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 다른 전자 시스템을 나타낸 도면들이다.
도 22는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 갖는 모바일 무선 폰을 나타낸 개략도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 일부 구성을 예시적으로 나타낸 평면도이다. 도 1b는 도 1a의 B1 - B1 선 단면도이다.
도 1a에 도시된 활성 영역(110), 소자 분리막(120), 게이트 유전막(132) 및 캡핑막(140)의 구체적인 형상 및 레이아웃은 단지 예시적인 것에 불과하며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형이 가능하다.
도 1a 및 도 1b를 참조하면, 반도체 소자(100)는 반도체 기판(101)에 복수의 활성 영역들(110)을 정의하는 소자 분리막(120), 복수의 워드 라인들(130), 게이트 유전막(132) 및 캡핑막(140)을 포함할 수 있다.
반도체 기판(101)은 Si (silicon), 예를 들면 결정질 Si, 다결정질 Si, 또는 비결정질 Si을 포함할 수 있다. 일부 실시예들에서, 상기 반도체 기판(101)은 Ge (germanium)과 같은 반도체, 또는 SiGe (silicon germanium), SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 또는 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다.
복수의 활성 영역들(110)은 각각 제1 방향의 장축과, 상기 제1 방향과 수직하는 제2 방향의 단축을 가지는 상면(110T)을 포함할 수 있다. 즉, 복수의 활성 영역들(110) 각각은 고립된 섬 형상을 가지며 상기 제1 방향 및 제2 방향을 따라 서로 이격된 상태로 반복적으로 형성될 수 있다.
소자 분리막(120)은 반도체 기판(101)에 형성된 소자 분리 트렌치(120H)에 형성될 수 있다.
일부 실시예들에서, 소자 분리막(120)은 소자의 속도 및 집적도의 향상을 위한 얕은 트렌치형 소자분리영역(STI: Shallow Trench Isolation)일 수 있다.
일부 실시예들에서, 상기 소자 분리막(102)은 TOSZ(TOnen SilaZene), 고온 산화물(High Temperature Oxide, HTO), 고밀도 플라즈마(High Density Plasma, HDP)물, TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boron-Phosphorus Silicate Glass) 또는 USG(Undoped Silicate Glass) 등과 같은 산화물 중 적어도 하나를 포함할 수 있다. 또한, 상기 소자 분리막(120)은 실리콘 옥사이드, 실리콘 나이트라이드 및 실리콘 옥시나이트라이드 중 적어도 어느 하나를 포함하는 절연막으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 소자 분리막(120)은 복수의 절연막이 적층된 구조를 가질 수 있다. 예를 들어, 상기 소자 분리막(120)은 실리콘 나이트라이드를 포함하는 제1 막(미도시) 및 실리콘 옥사이드를 포함하는 제2 막(미도시)이 적층된 구조를 가질 수 있다.
상기 활성 영역들(110) 및 소자 분리막(120)에는 리세스 채널을 형성하기 위해 제3 방향으로 연장되는 라인 형상의 복수의 워드 라인 트렌치들(130H)이 형성될 수 있다. 상기 제3 방향은 상기 제1 방향과 수직하지 않은 방향, 즉 상기 제2 방향에 대하여 사선 방향일 수 있다.
도 1a에 도시된 워드 라인 트렌치들(130H)은 상기 제1 방향과 수직하지 않은 제3 방향을 따라 연장되는 것으로 도시되었으나, 이에 한정되지 않는다. 즉, 상기 워드 라인 트렌치들(130H)은 상기 제1 방향과 수직한 제2 방향으로 연장될 수도 있다.
일부 실시예들에서, 각각의 활성 영역(110) 내에는 2개의 워드 라인 트렌치들(130H)이 서로 이격되어 나란히 배치될 수 있다. 상기 워드 라인 트렌치들(130H) 각각의 내부에 구비된 워드 라인(130)은 트랜지스터(미도시)의 게이트 역할을 수행할 수 있으므로, 각각의 활성 영역(110)에는 2개의 트랜지스터가 구비될 수 있다.
상기 워드 라인 트렌치들(130H) 각각의 내부에는 워드 라인(130), 게이트 유전막(132) 및 캡핑막(140)이 구비될 수 있다. 이에 따라, 상기 게이트 유전막(132), 워드 라인(130) 및 캡핑막(140)은 상기 제3 방향을 따라 복수의 활성 영역(110) 및 소자분리막(120)을 횡단하며 연장될 수 있다.
한편, 도 1b에 도시된 워드 라인 트렌치들(130H)은 모두 동일한 깊이를 가지는 것으로 도시되었으나, 이와 달리 활성 영역(110)에 형성된 워드 라인 트렌치 및 소자 분리막(120)에 형성된 워드 라인 트렌치의 깊이는 서로 상이할 수 있으며, 이에 대한 상세한 설명은 도 11b를 참조하여 후술하기로 한다.
워드 라인(130)은 워드 라인 트렌치(130H) 내에 형성될 수 있다. 여기서, 워드 라인(130)은 각각의 워드라인 트렌치들(130H)의 일부를 매립하도록 형성될 수 있다. 이에 따라, 상기 워드 라인(130)의 상면(130T)은 활성 영역들(110)의 상면(110T) 또는 소자 분리막(120)의 상면(120T)보다 낮은 레벨에 위치할 수 있다. 이와 같이 워드 라인(130)이 매립 게이트 구조로 형성될 경우, 반도체 소자의 유효 채널 길이(Effective Channel Length)가 증가함으로써, 단채널 효과(Short Channel Effect)를 줄일 수 있다.
상기 워드 라인(130)은 도핑된 폴리실리콘 물질, 금속 물질, 금속 나이트라이드 물질 및 금속 실리사이드 물질 중 적어도 어느 하나를 포함할 수 있다. 상기 금속 물질은 예를 들면 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn) 및 지르코늄(Zr) 중 어느 하나 또는 이들의 조합일 수 있다. 상기 금속 나이트라이드 물질은 예를 들면 티타늄 나이트라이드(TiN), 텅스텐 나이트라이드(WN), 탄탈륨 나이트라이드(TaN), 티타늄 실리콘 나이트라이드(TiSiN), 탄탈륨 실리콘 나이트라이드(TaSiN) 및 텅스텐 실리콘 나이트라이드(WSiN) 중의 어느 하나 또는 이들의 조합을 포함할 수 있다. 상기 금속 실리사이드 물질은 예를 들면 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix), 티타늄 실리사이드(TiSix), 텅스텐 실리사이드(WSix), 및 탄탈륨 실리사이드(TaSix) 중 어느하나 또는 이들의 조합일 수 있다.
상기 워드 라인(130)은 단일층 또는 복합층일 수 있다. 예를 들어, 상기 워드 라인(130)은 금속 물질과 도핑된 폴리실리콘의 복합층으로 이루어질 수 있다. 상기 워드 라인(130)은 도 1b에 도시된 바와 같이 하부 단면이 U-형인 구조를 가질 수 있으나, 이에 제한되지 않는다.
게이트 유전막(132)은 워드 라인 트렌치들(130H) 각각의 내벽을 덮을 수 있다. 이에 따라, 게이트 유전막(132)은 복수의 워드 라인(130)과 복수의 활성 영역(110), 또는 복수의 워드 라인(130)과 소자 분리막(120) 사이에 개재될 수 있다.
일부 실시예들에서, 게이트 유전막(132)은 실리콘 옥사이드층 또는 고유전율(high-k) 유전층 등으로 이루어질 수 있다. 다른 일부 실시예들에서, 게이트 유전막(132)은 예를 들면 실리콘 옥사이드층과 실리콘 나이트라이드층의 이중 구조를 가지는 복합층, 또는 표면이 질화 처리된 실리콘 옥사이드층일 수도 있다. 상기 고유전율 유전층은 예를 들면 알루미늄 옥사이드(AlOx), 탄탈륨 옥사이드(TaxOy), 티타늄 옥사이드(TiOx), 이트륨 옥사이드(YxOy), 지르코늄 옥사이드(ZrOx), 지르코늄 실리콘 옥사이드(ZrSixOy), 하프늄 옥사이드(HfOx), 하프늄 실리콘 옥사이드(HfSixOy), 란탄 옥사이드(LaxOy), 란탄 알루미늄 옥사이드(LaAlxOy), 란탄하프늄 옥사이드(LaHfxOy), 하프늄 알루미늄 옥사이드(HfAlxOy), 및 프라세오디뮴 옥사이드(PrxOy) 중 적어도 어느 하나를 포함할 수 있다.
캡핑막(140)은 상기 워드 라인(130)을 덮는 구조를 가짐으로써, 후속 공정에서 형성될 수 있는 콘택, 도전 라인 등의 상부 구조물(미도시)과 상기 워드 라인(130)을 전기적으로 절연시키는 역할을 수행할 수 있다.
캡핑막(140)은 워드 라인(130)이 매립게이트 구조로 형성됨으로써, 워드 라인(130)의 상면(130T) 및 게이트 유전막(132)의 측벽(132W)에 의해정의되는 캡핑 트렌치(140H) 내에 형성될 수 있다.
일부 실시예들에서, 캡핑막(140)의 상면(140T)은 활성 영역(110)의 상면(110T) 및 소자 분리막(120)의 상면(120T)과 실질적으로 동일한 레벨에 위치할 수 있다.
상기 캡핑막(140)은 스트레서(141)를 포함할 수 있다. 상기 스트레서(141)는 예를 들면 실리콘 나이트라이드를 포함할 수 있다.
한편, 본 실시예에서의 스트레서(141)는 도 4에 도시된 스트레서(442)가 가지는 심(seam, 도 4의 441S)이 없는 구조를 가질 수 있으며, 이에 대하여는 도 12a 내지 도 12e를 참조하여 후술하기로 한다.
일부 실시예들에서, 상기 스트레서(141)는 압축응력(compressive stress)을 가질 수 있다. 예를 들어, 상기 스트레서(141)는 대략 0.1 내지 3 GPa의 압축 응력을 가질 수 있다. 이와 같이 캡핑막(140)이 압축 응력을 가지는 스트레서(141)를 포함함으로써 채널 저항을 감소시킬 수 있고, 이에 따라 드레인 전류를 증가시킬 수 있게 된다.
상기 스트레서(141)에 기인한 드레인 전류 증가에 대한 상세한 설명은 9 및 도 10을 참조하여 후술하고, 상기 스트레서(141)의 제조 공정은 도 12a 내지 도 12e를 참조하여 후술하기로 한다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 일부 구성을 예시적으로 나타낸 단면도이다. 도 2에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 2를 참조하면, 반도체 소자(200)는 반도체 기판(101)에 복수의 활성 영역들(110)을 정의하는 소자 분리막(120), 복수의 워드 라인들(130), 게이트 유전막(132) 및 캡핑막(240)을 포함할 수 있다.
캡핑막(240)은 캡핑 트렌치(240H) 내에 형성되어 상부 구조물(미도시)과 상기 워드 라인(130)을 전기적으로 절연시키는 역할을 수행할 수 있다.
일부 실시예들에서, 캡핑막(240)의 상면(240T)은 활성영역(110)의 상면(110T) 및 소자 분리막(120)의 상면(120T)과 실질적으로 동일한 레벨에 위치할 수 있다.
상기 캡핑막(240)은 복수의 스트레서들을 포함할 수 있다. 예를 들어, 상기 캡핑막(240)은 서로 상이한 응력을 가지는 제1 및 제2 스트레서(241, 242)를 포함할 수 있다.
제1 및 제2 스트레서(241, 242)는 예를들면 실리콘 나이트라이드를 포함할 수 있다.
일부 실시예들에서, 상기 제1 및 제2 스트레서(241, 242) 중 어느 하나의 스트레서는 압축 응력을 가지고, 다른 하나의 스트레서는 인장 응력을 가질 수 있다. 예를 들어, 상기 제1 스트레서(241)는 대략 0.1 내지 3 GPa의 압축 응력을 가지고, 상기 제2 스트레서(242)는 대략 0.1 내지 3 GPa의 인장 응력(tensile stress)을 가질 수 있다.
다른 일부 실시예들에서, 상기 제1 스트레서(241)는 제1 압축 응력을 가지고, 상기 제2 스트레서(242)는 상기 제1 압축 응력과 상이한 제2 압축 응력을 가질 수 있다. 예를 들어, 상기 제1 스트레서(241)는 대략 0.1 내지 1.5 GPa의 압축 응력을 가지고, 상기 제2 스트레서(242)는 대략 1.6 내지 3 GPa의 압축 응력을 가질 수 있다.
도 2에 도시된 캡핑막(240)은 제1 스트레서(241)가 제2 스트레서(242)에 비하여 상대적으로 큰 비율을 차지하는 것으로 도시되었으나, 이에 제한되지 않는다. 즉, 상기 제1 및 제2 스트레서(241, 242) 각각이 캡핑막(240)에서 차지하는 비율은 필요에 따라 다양하게 변경될 수 있다.
일부 실시예들에서, 상기 제1 스트레서(241)의 측벽(241W)은 도 2에 도시된 바와 같이 경사지도록 형성될 수 있다. 즉, 상기 제1 스트레서(241)의 측벽(241W)의 두께(241WT)는 반도체 소자(200)의 깊이 방향(Depth)으로 깊어질수록 두꺼워질 수 있다.
이와 같이 캡핑막(240)이 서로 상이한 응력을 가지는 제1 및 제2 스트레서(241, 242)를 포함함으로써 채널 저항을 감소시킬 수 있고, 이에 따라 드레인 전류를 증가시킬 수 있게 된다.
상기 제1 및 제2 스트레서(241, 242)를 포함하는 캡핑막(240)의 제조 공정은 도 13a 내지 도 13e를 참조하여 후술하기로 한다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 일부 구성을 예시적으로 나타낸 단면도이다. 도 3에 있어서, 도 1a 내지 도 2에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 3을 참조하면, 반도체 소자(300)는 반도체 기판(101)에 복수의 활성 영역들(110)을 정의하는 소자 분리막(120), 복수의 워드 라인들(130), 게이트 유전막(132) 및 캡핑막(340)을 포함할 수 있다.
캡핑막(340)은 캡핑 트렌치(340H) 내에 형성되어 상부 구조물(미도시)과 상기 워드 라인(130)을 전기적으로 절연시키는 역할을 수행할 수 있다.
상기 캡핑막(340)은 복수의 스트레서들을 포함할 수 있다. 예를 들어, 상기 캡핑막(340)은 서로 상이한 응력을 가지는 제1 및 제2 스트레서(341, 342)를 포함할 수 있다.
일부 실시예들에서, 상기 제1 스트레서(341)의 측벽(341W) 및 상기 제2 스트레서(342)의 측벽(342W)은 상기 게이트 유전막(132)의 측벽(132W)과 접할 수 있다.
일부 실시예들에서, 상기 제1 스트레서(341)의 상면(341T) 및 상기 제2 스트레서(342)의 상면(342T)은 실질적으로 상호 평행할 수 있다. 이 때, 상기 제1 스트레서(341)의 상면(341T)은 활성 영역(110)의 상면(110T) 및 소자 분리막(120)의 상면(120T)보다 낮은 레벨에 위치하고, 상기 제2 스트레서(342)의 상면(342T)은 활성영역(110)의 상면(110T) 및 소자 분리막(120)의 상면(120T)과 실질적으로 동일한 레벨에 위치할 수 있다.
제1 및 제2 스트레서(341, 342)는 예를들면 실리콘 나이트라이드를 포함할 수 있다.
일부 실시예들에서, 상기 제1 및 제2 스트레서(341, 342) 중 어느 하나의 스트레서는 압축 응력을 가지고, 다른 하나의 스트레서는 인장 응력을 가질 수 있다. 다른 일부 실시예들에서, 상기 제1 스트레서(341)는 제1 압축 응력을 가지고, 상기 제2 스트레서(342)는 상기 제1 압축 응력과 상이한 제2 압축 응력을 가질 수 있다.
도 3에 도시된 캡핑막(340)은 제1 스트레서(341)가 제2 스트레서(342)에 비하여 상대적으로 큰 비율을 차지하는 것으로 도시되었으나, 이에 제한되지 않는다.
상기 제1 및 제2 스트레서(341, 342)를 포함하는 캡핑막(340)의 제조 공정은 도 14a 내지 도 14d를 참조하여 후술하기로 한다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 일부 구성을 예시적으로 나타낸 단면도이다. 도 4에 있어서, 도 1a 내지 도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 4를 참조하면, 반도체 소자(400)는 반도체 기판(101)에 복수의 활성 영역들(110)을 정의하는 소자 분리막(120), 복수의 워드 라인들(130), 게이트 유전막(132) 및 캡핑막(440)을 포함할 수 있다.
캡핑막(440)은 캡핑 트렌치(440H) 내에 형성되어 상부 구조물(미도시)과 상기 워드 라인(130)을 전기적으로 절연시키는 역할을 수행할 수 있다.
일부 실시예들에서, 상기 캡핑막(440)의 상면(440T)은 활성 영역(110)의 상면(110T) 및 소자 분리막(120)의 상면(120T)과 실질적으로 동일한 레벨에 위치할 수 있다.
상기 캡핑막(440)은 스트레서(441)를 포함할 수 있다. 상기 스트레서(441)는 예를 들면 실리콘 나이트라이드를 포함할 수 있다.
상기 스트레서(441)는 압축 응력을 가질 수 있다. 예를 들어, 상기 스트레서(441)는 대략 0.1 내지 3 GPa의 압축 응력을 가질 수 있다.
상기 스트레서(441)에는 단면도상에서 수직한 경향을 보이는 라인 모양의 심(441S)이 형성될 수 있다. 일부 실시예들에서, 상기 심(441S)은 반도체 소자(400)의 깊이 방향(Depth)과 나란한 방향으로 연장될 수 있다.
상기 스트레서(441)를 포함하는 캡핑막(440)의 제조공정은 도 15a 내지 도 15c를 참조하여 후술하기로 한다.
도 5는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 일부 구성을 예시적으로 나타낸 단면도이다. 도 5에 있어서, 도 1a 내지 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 5를 참조하면, 반도체 소자(500)는 반도체 기판(101)에 복수의 활성 영역들(110)을 정의하는 소자 분리막(120), 복수의 워드 라인들(130), 게이트 유전막(132) 및 캡핑막(540)을 포함할 수 있다.
캡핑막(540)은 캡핑 트렌치(540H) 내에 형성되어 상부 구조물(미도시)과 상기 워드 라인(130)을 전기적으로 절연시키는 역할을 수행할 수 있다.
상기 캡핑막(540)은 복수의 스트레서들을 포함할 수 있다. 예를 들어, 상기 캡핑막(540)은 서로 상이한 응력을 가지는 제1 및 제2 스트레서(541, 542)를 포함할 수 있다. 제1 및 제2 스트레서(541, 542)는 예를 들면 실리콘 나이트라이드를 포함할 수 있다.
상기 제1 스트레서(541)에는 단면도상에서 수직한 경향을 보이는 라인 모양의 심(541S)이 형성될 수 있다. 일부 실시예들에서, 상기 심(541S)은 반도체 소자(500)의 깊이 방향(Depth)과 나란한 방향으로 연장될 수 있다.
일부 실시예들에서, 상기 제1 및 제2 스트레서(541, 542) 중 어느 하나의 스트레서는 압축 응력을 가지고, 다른 하나의 스트레서는 인장 응력을 가질 수 있다. 다른 일부 실시예들에서, 상기 제1 스트레서(541)는 제1 압축 응력을 가지고, 상기 제2 스트레서(542)는 상기 제1 압축 응력과 상이한 제2 압축 응력을 가질 수 있다.
도 5에 도시된 캡핑막(540)은 제1 스트레서(541)가 제2 스트레서(542)에 비하여 상대적으로 큰 비율을 차지하는 것으로 도시되었으나, 이에 제한되지 않는다.
일부 실시예들에서, 상기 제1 스트레서(541)의 측벽(541W) 및 상기 제2 스트레서(542)의 측벽(542W)은 상기 게이트 유전막(132)의 측벽(132W)과 접할 수 있다.
상기 제1 스트레서(541)의 상면(541T) 및 상기 제2 스트레서(542)의 상면(542T)은 실질적으로 상호 평행할 수 있다.
상기 제1 및 제2 스트레서(541, 542)를 포함하는 캡핑막(540)의 제조 공정은 도 16a 내지 도 16d를 참조하여 후술하기로 한다.
도 6은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 일부 구성을 예시적으로 나타낸 단면도이다. 도 6에 있어서, 도 1a 내지 도 5에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 6을 참조하면, 반도체 소자(600)는 반도체 기판(101)에 복수의 활성 영역들(110)을 정의하는 소자 분리막(120), 복수의 워드 라인들(130), 게이트 유전막(132) 및 캡핑막(640)을 포함할 수 있다.
캡핑막(640)은 캡핑 트렌치(640H) 내에 형성되어 상부 구조물(미도시)과 상기 워드 라인(130)을 전기적으로 절연시키는 역할을 수행할 수 있다.
일부 실시예들에서, 캡핑막(640)의 상면(640T)은 활성영역(110)의 상면(110T) 및 소자 분리막(120)의 상면(120T)과 실질적으로 동일한 레벨에 위치할 수 있다.
상기 캡핑막(640)은 복수의 스트레서들을 포함할 수 있다. 예를 들어, 상기 캡핑막(640)은 서로 상이한 응력을 가지는 제1 및 제2 스트레서(641, 642)를 포함할 수 있다. 제1 및 제2 스트레서(641, 642)는 예를 들면 실리콘 나이트라이드를 포함할 수 있다.
일부 실시예들에서, 상기 제1 및 제2 스트레서(641, 642) 중 어느 하나의 스트레서는 압축 응력을 가지고, 다른 하나의 스트레서는 인장 응력을 가질 수 있다. 다른 일부 실시예들에서, 상기 제1 스트레서(641)는 제1 압축 응력을 가지고, 상기 제2 스트레서(642)는 상기 제1 압축 응력과 상이한 제2 압축 응력을 가질 수 있다.
도 6에 도시된 캡핑막(640)은 제1 스트레서(641)가 제2 스트레서(642)에 비하여 상대적으로 큰 비율을 차지하는 것으로 도시되었으나, 이에 제한되지 않는다.
일부 실시예들에서, 상기 제1 스트레서(641)의 측벽(641W)은 반도체 소자(600)의 깊이 방향(Depth)과 나란한 방향으로 연장될 수 있다. 즉, 상기 제1 스트레서(641)는 상기캡핑 트렌치(640H) 내에 컨포멀하게 형성될 수 있다. 이에 따라, 상기 제1 스트레서(641)의 측벽(641W)은 반도체 소자(600)의 깊이 방향(Depth)에 따라실질적으로 동일한 두께(641WT)를 가질수 있다.
일부 실시예들에서, 상기 제2 스트레서(642)에는 단면도상에서 수직한 경향을 보이는 라인 모양의 심(642S)이 형성될 수 있다. 상기 심(642S)은 반도체 소자(600)의 깊이 방향(Depth)과 나란한 방향으로 연장될 수 있다.
상기 제1 및 제2 스트레서(641, 642)를 포함하는 캡핑막(640)의 제조 공정은 도 17a 내지 도 17d를 참조하여 후술하기로 한다.
도 7은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 일부 구성을 예시적으로 나타낸 단면도이다. 도 7에 있어서, 도 1a 내지 도 6에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 7을 참조하면, 반도체 소자(700)는 반도체 기판(101)에 복수의 활성 영역들(110)을 정의하는 소자 분리막(120), 복수의 워드 라인들(130), 게이트 유전막(732) 및 캡핑막(740)을 포함할 수 있다.
게이트 유전막(732)은 워드 라인 트렌치들(130H) 각각의 내벽 일부를 덮을 수 있다.
일부 실시예들에서, 게이트 유전막(732)은 도 7에 도시된 바와 같이 워드 라인(130)과 활성 영역(110) 또는 워드 라인(130)과 소자 분리막(120) 사이에만 개재되고, 캡핑막(740)과 활성 영역(110) 또는 캡핑막(740)과 소자분리막(120) 사이에는 개재되지 않을 수 있다. 이 경우, 상기 워드 라인(130)의 상면(130T) 및 상기 게이트 유전막(732)의 상면(732T)은 실질적으로 동일한 레벨에 위치할 수 있다.
일부 실시예들에서, 게이트 유전막(732)은 도 1a 및 도 1b를 참조하여 설명한 게이트 유전막(132)과 유사한 재료로 이루어질 수 있으며, 이에 대한 상세한 설명은 생략하기로 한다.
캡핑막(740)은 캡핑 트렌치(740H) 내에 형성되어 상부 구조물(미도시)과 상기 워드 라인(130)을 전기적으로 절연시키는 역할을 수행할 수 있다.
일부 실시예들에서, 상기 캡핑막(740)의 상면(740T)은 활성 영역(110)의 상면(110T) 및 소자 분리막(120)의 상면(120T)과 동일 레벨에 위치할 수 있다.
상기 캡핑막(740)은 적어도 하나의 스트레서(741)를 포함할 수 있다. 상기 스트레서(741)는 예를 들면 실리콘 나이트라이드를 포함할 수 있다.
일부 실시예들에서, 상기 스트레서(741)의 측벽(741W)은 상기 활성 영역(110)의 측벽(110W)과 접할 수 있다.
본 실시예에서의 캡핑막(740)은 하나의 스트레서(741)만을 포함하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들어, 상기 캡핑막(740)은 도 2, 도 3 및 도 5 내지 도 6을 참조하여 설명한 캡핑막(240, 340, 540, 640)과 유사하게 복수의 스트레서들을 포함할 수 있다.
도 8은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 일부 구성을 예시적으로 나타낸 단면도이다. 도 8에 있어서, 도 1a 내지 도 7에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 8을 참조하면, 반도체 소자(800)는 반도체 기판(101)에 복수의 활성 영역들(110)을 정의하는 소자 분리막(120), 복수의 워드 라인들(830), 게이트 유전막(832) 및 캡핑막(840)을 포함할 수 있다.
상기 활성 영역들(110) 및 소자 분리막(120)에는 리세스 채널을 형성하기 위한 복수의 워드 라인 트렌치들(830H)이 형성될 수 있다.
일부 실시예들에서, 각각의 활성 영역(110) 내에는 2개의 워드 라인 트렌치들(830H)이 서로 이격되어 나란히 배치될 수 있다. 상기 워드 라인 트렌치들(830H) 각각의 내부에 구비된 워드 라인(830)은 트랜지스터(미도시)의 게이트 역할을 수행할 수 있으므로, 각각의 활성 영역(110)에는 2개의 트랜지스터가 구비될 수 있다.
상기 워드 라인 트렌치들(830H) 각각의 내부에는 워드 라인(830), 게이트 유전막(832) 및 캡핑막(840)이 구비될 수 있다.
한편, 도 8에 도시된 워드 라인 트렌치들(830H)은 모두 동일한 깊이를 가지는 것으로 도시되었으나, 이와 달리 활성 영역(110)에 형성된 워드 라인 트렌치 및 소자 분리막(120)에 형성된 워드 라인 트렌치의 깊이는 서로 상이할 수 있다.
워드 라인(830)은 각각의 워드 라인 트렌치들(830H)의 일부를 매립하도록 형성될 수 있다. 이에 따라, 상기 워드 라인(830)의 상면(830T)은 활성 영역들(110)의 상면(110T) 또는 소자 분리막(120)의 상면(120T)보다 낮은 레벨에 위치할 수 있다.
본 실시예에서의 워드 라인(830)은 하부 단면이 대략 원형인 벌브형(bulb type) 구조를 가질 수 있다. 이와 같이 워드 라인(830)이 벌브형 구조를 갖는 경우, 워드 라인(830)이 반도체 기판 내부에 형성되어 반도체 소자의 유효 채널 길이(Effective Channel Length)가 증가함으로써, 단채널 효과(Short Channel Effect)를 줄일 수 있다. 또한, 상기 워드 라인(830)은 하부 단면이 원형인 구조를 가짐으로써 반도체 기판의 도핑 농도를 줄일 수 있으며, DIBL(Drain-Induced Barrier Lowering)을 개선할 수 있다.
상기 워드 라인(830)은 도핑된 폴리실리콘 물질, 금속 물질, 금속 나이트라이드 물질 및 금속 실리사이드 물질 중 적어도 어느 하나를 포함할 수 있으며, 이에 대하여는 도 1a 및 도 1b를 참조하여 설명한 바 여기서는 생략하기로 한다.
게이트 유전막(832)은 워드 라인 트렌치들(830H) 각각의 내벽을 덮을 수 있다. 즉, 게이트 유전막(832)은 복수의 워드 라인(830)과 복수의 활성 영역(110), 또는 복수의 워드 라인(830)과 소자 분리막(120) 사이에 개재될 수 있다.
일부 실시예들에서, 게이트 유전막(832)은 도 1a 및 도 1b를 참조하여 설명한 게이트 유전막(132)과 유사한 재료로 이루어질 수 있으며, 이에 대한 상세한 설명은 생략하기로 한다.
캡핑막(840)은 캡핑 트렌치(840H) 내에 형성되어 상부 구조물(미도시)과 상기 워드 라인(830)을 전기적으로 절연시키는 역할을 수행할 수 있다.
일부 실시예들에서, 상기 캡핑막(840)의 상면(840T)은 활성 영역(110)의 상면(110T) 및 소자 분리막(120)의 상면(120T)과 동일 레벨에 위치할 수 있다.
상기 캡핑막(840)은 적어도 하나의 스트레서(841)를 포함할 수 있다. 상기 스트레서(841)는 예를 들면 실리콘 나이트라이드를 포함할 수 있다.
상기 스트레서(841)는 압축 응력을 가질 수 있다. 예를 들어, 상기 스트레서(841)는 대략 0.1 내지 3 GPa의 압축 응력을 가질 수 있다.
본 실시예에서의 캡핑막(840)은 하나의 스트레서(841)만을 포함하는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들어, 상기 캡핑막(840)은 도 2, 도 3 및 도 5 내지 도 6을 참조하여 설명한 캡핑막(240, 340, 540, 640)과 유사하게 복수의 스트레서들을 포함할 수 있다.
도 9 및 도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 전류 특성이 개선되는 효과를 설명하기 위한 그래프들이다.
도 9는 반도체 기판(101)의 상면(101T)에서부터 하면(101B)까지의 반도체 소자의 깊이(Depth)에 따른 실리콘 격자간 상대적 이격 거리(separation distance)를 나타내고 있다. 도 9를 참조하는 설명에 있어서, 도 2에 도시된 반도체 소자(200)의 일부 구성이 참조될 수 있으며, 이에 대하여는 도 2를 상호 참조하여 설명하기로 한다.
한편, 본 실시예에서 "비율"이라 함은 부피 비(volumetric ratio)를 의미할 수 있다.
참조부호 "T1"은 반도체 소자(200)의 캡핑막(240)이 압축 응력을 가지는 스트레서를 포함하지 않는 경우일 수 있다. 즉, 참조부호 "T1"은 반도체 소자(200)의 캡핑막(240) 전체가 인장 응력을 가지는 경우일 수 있다.
참조부호 "T2"는 상기 캡핑막(240)이 압축 응력을 가지는 스트레서를 대략 33 %의 비율로 포함하는 경우일 수 있다. 예를 들어, 압축 응력을 가지는 제1 스트레서(241)가 캡핑막(240)에서 대략 33 %의 비율을 차지하고, 인장 응력을 가지는 제2 스트레서(242)는 캡핑막(240)에서 나머지 비율을 차지하는 경우일 수 있다.
참조부호 "T3"는 상기 캡핑막(240)이 압축 응력을 가지는 스트레서를 대략 66 %의 비율로 포함하는 경우일 수 있다. 예를 들어, 압축 응력을 가지는 제1 스트레서(241)가 캡핑막(240)에서 대략 66 %의 비율을 차지하고, 인장 응력을 가지는 제2 스트레서(242)는 캡핑막(240)에서 나머지 비율을 차지하는 경우일 수 있다.
참조부호 "T4"는 상기 캡핑막(240)이 압축 응력을 가지는 스트레서를 대략 88 %의 비율로 포함하는 경우일 수 있다. 예를 들어, 압축 응력을 가지는 제1 스트레서(241)가 캡핑막(240)에서 대략 88 %의 비율을 차지하고, 인장 응력을 가지는 제2 스트레서(242)는 캡핑막(240)에서 나머지 비율을 차지하는 경우일 수 있다.
도 9의 결과로부터, 캡핑막(240)에서 압축 응력을 가지는 스트레서의 비율이 커질수록 실리콘 격자간 이격 거리가 상대적으로 커짐을 확인할 수 있다. 이러한 결과는 실질적으로 채널 영역의 저항과 연관될 수 있는 영역, 즉 반도체 기판(101)의 상면(101T)에서부터 워드 라인(130)의 하면(130B)까지의 영역에서 특히 두드러질 수 있다.
이와 같이 실리콘 격자간 이격 거리가 증가할 경우, 채널 영역에서의 전자 이동이 원활해져 채널 저항을 감소시킬 수 있고, 이에 따라 드레인 전류를 증가시킬 수 있게 된다.
도 10은 제1 스트레서(241, 도 2 참조)가 캡핑막(240)에서 차지하는 비율(1st Stressor ratio)에 따른 정규화된 드레인 전류(Normalized Idr) 특성을 나타내고 있다. 도 10을 참조하는 설명에 있어서, 도 2에 도시된 반도체 소자(200)의 일부 구성이 참조될 수 있으며, 이에 대하여는 도 2를 상호 참조하여 설명하기로 한다.
한편, 본 실시예에서 "비율"이라 함은 부피 비를 의미할 수 있다.
참조부호 "S1" 내지 "S7"에서는, 제2 스트레서(242)가 1.2 GPa의 인장 응력을 가지고, 제1 스트레서(241)의 응력만 상이하게 적용될 수 있다.
참조부호 "S1"은 제1 스트레서(241)가 1.2 GPa의 인장 응력을 가지는 경우를 나타낸다.
참조부호 "S2"는 제1 스트레서(241)가 0.6 GPa의 인장 응력을 가지는 경우를 나타낸다.
참조부호 "S3"는 제1 스트레서(241)가 0.3 GPa의 인장 응력을 가지는 경우를 나타낸다.
참조부호 "S4"는 제1 스트레서(241)가 0 GPa의 응력을 가지는 경우를 나타낸다.
참조부호 "S5"는 제1 스트레서(241)가 0.6 GPa의 압축 응력을 가지는 경우를 나타낸다.
참조부호 "S6"는 제1 스트레서(241)가 1.2 GPa의 압축 응력을 가지는 경우를 나타낸다.
참조부호 "S7"는 제1 스트레서(241)가 1.8 GPa의 압축 응력을 가지는 경우를 나타낸다.
도 10의 결과로부터, 참조부호 "S2" 내지 "S7" 각각에서는, 제1 스트레서(241)의 비율이 커질수록 정규화된 드레인 전류 특성이 개선됨을 확인할 수 있다. 참조부호 "S1"의 경우, 제1 스트레서(241)가 제2 스트레서(242)와 동일한 응력을 가지므로 여기서는 논외로 한다.
즉, 제2 스트레서(242)에 비해 인장 응력이 상대적으로 작거나(예를 들면 "S2" 내지 "S4") 압축 응력을 가지는(예를 들면 "S5" 내지 "S7") 제1 스트레서(241)의 비율이 증가할수록 실리콘 격자간 이격 거리가 증가하며(도 9 참조), 이에 따라 정규화된 드레인 전류 특성이 개선될 수 있다.
상기 제1 스트레서(241)의 비율이 동일한 경우에서 참조부호 "S1" 내지 "S7"의 결과를 상호 비교하면, 상기 제1 스트레서(241)가 가지는 인장 응력이 낮아질수록, 즉 압축 응력이 커질수록 정규화된 드레인 전류 특성이 개선됨을 확인할 수 있다.
도 11a 내지 도 11f는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 11a 내지 도 11f에 있어서, 도 1a 내지 도 10에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 11a를 참조하면, 반도체 기판(101) 내에 소자분리막(120)을 형성하는 공정이 수행될 수 있다. 반도체 기판(101)은 내부에 도시되지 않은 웰이 형성되어 있을 수 있다. 즉, NMOS 영역 내에 p형 불순물을 주입하여 P 웰을 형성하고, PMOS 영역 내에 n형 불순물을 주입하여 N 웰을 형성할 수 있다. 선택적으로, 소자분리막(120)에 의해 정의된 활성 영역(110)에 대하여, 반도체 소자의 문턱 전압 특성 향상을 위한 불순물 주입 공정이 수행될 수 있다.
소자분리막(120)은 식각을 통해 소자 분리 트랜치(120H)를 형성하고 절연 물질을 증착함으로써 수행될 수 있다. 상기 소자 분리 트랜치(120H)를 형성하는 공정은 예를 들면 STI 공정일 수 있다.
상기 절연 물질의 증착 후, 평탄화 공정 예컨대, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 수행하여 매립된 소자분리막(120)이 형성될 수 있다.
도 11b를 참조하면, 활성 영역(110) 및 소자 분리막(120)이 형성된 반도체 기판(101)에 복수의 워드 라인 트렌치들(130H)를 형성할 수 있다.
상기 워드 라인 트렌치(130H)는 예를 들어 10 내지 200 nm의 범위의 폭(130HW)을 갖도록 형성할 수 있으며, 예를 들어 약 50 nm 이하의 폭을 갖도록 형성할 수 있다. 후속 공정을 마치면, 상기 워드 라인 트렌치(130H) 주변의 반도체 기판(101) 내에는 리세스된 채널 영역이 형성될 수 있다.
일부 실시예들에서, 상기 워드 라인 트렌치들(130H)은 활성 영역(110)의 상면(110T) 및 소자 분리막(120)의 상면(120T) 일부를 식각하여 형성될 수 있다. 상기 워드 라인 트렌치(130H)을 형성하기 위한 식각 방법은 예를 들면 예를 들면 스퍼터 식각(Sputter etching) 등의 물리적 식각, 반응성 라디칼 식각(Reactive Radical Etching) 등의 화학적 식각, 및 반응성 이온 식각(RIE: Reactive Ion Etching), 자기 강화 반응성 이온 식각(MERIE: Magnetically Enhanced RIE), TCP (Transformer Coupled Plasma) 식각, ICP (Inductively Coupled Plasma) 식각 등의 물리화학적 식각 중 어느 하나일 수 있다.
또한, 도시되지는 않았지만, 상기 워드 라인 트렌치들(130H)의 형성을 위하여 활성 영역(110)의 상면(110T) 및 소자 분리막(120)의 상면(120T) 상에, 예를 들어 실리콘 산화물 등을 포함하는 버퍼 절연층(미도시)을 형성할 수도 있다.
한편, 도 11b에 도시된 워드 라인 트렌치들(130H)은 모두 동일한 깊이를 가지는 것으로 도시되었으나, 이와 달리 활성 영역(110)에 형성된 워드 라인 트렌치(130Ha) 및 소자분리막(120)에 형성된 워드 라인 트렌치(130Hb)의 깊이는 서로 상이할 수 있다.
예를 들어, 상기 소자 분리막(120)에 형성된 워드 라인 트렌치(130Hb)는 상기 활성 영역(110)에 형성된 워드 라인 트렌치(130Ha)보다 더 깊게 형성될 수 있다.
이는 상기 활성 영역(110)이 실리콘 물질을 포함하고, 상기 소자 분리막(120)이 산화물을 포함함으로써서로 상이한 식각 선택비를 가질 수 있기 때문이다.
도 11c를 참조하면, 워드 라인 트렌치들(130H) 각각의 내벽을 덮는 게이트 유전막(132)을 형성할 수 있다.
게이트 유전막(132)은, 예를 들어 열산화법, RTO(rapid thermal oxidation), 화학기상 증착법(CVD), 플라즈마 강화 CVD(PECVD: Plasma Enhanced CVD), 고밀도 플라즈마 CVD(HDP CVD: High Density Plasma CVD), 디지털 CVD(Digital CVD), 유도결합 플라즈마 CVD(ICP CVD: Inductively Coupled PlasmaCVD), 용량결합 플라즈마 CVD(CCP CVD: Capacitor Coupled Plasma CVD), 펄스드 CVD(Pulsed CVD), 원자층 증착법(ALD: atomic layer deposition) 또는 스퍼터링(sputtering)과 같은 다양한 방법에 의하여 형성될 수 있다.
일부 실시예들에서, 게이트 유전막(132)은 상기 활성 영역(110)의 상면(110T), 소자 분리막(120)의 상면(120T) 및 워드 라인 트렌치들(130H)을 덮는 유전층(미도시)을 형성한 후, 상기 활성 영역(110)의 상면(110T), 소자 분리막(120)의 상면(120T) 상에 형성된 상기 유전층을 제거함으로써 형성될 수 있다.
도 1a 및 도 1b에서 상술한 바와 같이, 게이트 유전막(132)은 실리콘 옥사이드층 또는 고유전율 유전층 등으로 이루어지거나, 실리콘 옥사이드층과 실리콘 나이트라이드층의 이중 구조를 가지는 복합층, 또는 표면이 질화 처리된 실리콘 옥사이드층으로 이루어질 수 있다.
상기 표면이 질화 처리된 실리콘 옥사이드층은 예를 들면 NH3 가스와 같은 질소 포함 가스를 이용한 RTA (rapid thermal annealing), 스파이크 RTA (spike RTA), 밀리세컨드 RTA (milisecond RTA), 레이저 RTA (laser RTA), 플라즈마 질화 처리, 플라즈마 이온 주입, 플라즈마 강화 CVD (PECVD), 고밀도 플라즈마 CVD (HDP CVD) 또는 라디칼 질화법 등과 같은 다양한 방법에 의하여 형성될 수 있다.상기 질화 처리를 수행한 후에, 헬륨 또는 아르곤과 같은 비활성 가스를 포함하는 비활성 분위기에서 열처리 공정을 추가적으로 수행할 수도 있다.
도 11d를 참조하면, 상기 활성 영역(110)의 상면(110T), 소자 분리막(120)의 상면(120T) 및 게이트 유전막(132)을 덮는 도전층(130x)을 형성할 수 있다.
상기 도전층(130x)은 예를 들면 화학기상 증착법 (CVD), 플라즈마 강화 CVD (PECVD), 고밀도 플라즈마 CVD (HDP-CVD), 스퍼터링, 또는 원자층증착법(ALD) 등을 이용하여 형성할 수 있다.
상기 도전층(130x)은 도핑된 폴리실리콘 물질, 금속 물질, 금속 나이트라이드 물질 및 금속 실리사이드 물질 중 적어도 어느 하나를 포함할 수 있다. 상기 금속 물질, 금속 나이트라이드 물질 및 금속 실리사이드 물질에 대한 설명은 도 1b를 참조하여 상술한 바 여기서는 생략하기로 한다.
도 11e를 참조하면, 상기 도전층(130x)을 에치 백(etch-back)하여 워드 라인(130)을 형성할 수 있다.
상기 연마 공정에 의하여, 상기 워드 라인(130)은 반도체 기판(101) 내에 완전히 매립될 수 있다. 즉, 상기워드 라인(130)의 상면(130T)은 활성 영역들(110)의 상면(110T) 또는 소자 분리막(120)의 상면(120T)보다 낮은 레벨에 위치할 수 있다.
도 11f를 참조하면, 스트레서(141)를 포함하며 상기 워드 라인(130)을 덮는 캡핑막(140)을 형성하여, 반도체 소자(100)를 완성할 수 있다. 이하의 도 12a 내지 도 12e에서는 본 발명의 일 실시예에 따른 캡핑막(140) 형성 공정을 구체적으로 살펴보도록 한다.
도 12a 내지 도 12e는 본 발명의 기술적 사상에 의한 일 실시예에 따른 캡핑막(140)의 제조 공정을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 12a 내지 도 12e에 있어서, 도 1a 내지 도 11f에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
상기 도 12a 내지 도 12e에서는 도 11f의 A 영역 확대도에 대응하는 부분의 단면 구조를 보여준다.
도 12a를 참조하면, 도 11e를 참조하여 상술한 바와 같이 워드 라인(130)을 반도체 기판(101) 내에 매립할 수 있다. 상기 워드 라인(130)의 상면(130T)이 활성 영역들(110)의 상면(110T) 또는 소자 분리막(120)의 상면(120T)보다 낮은 레벨에 위치함에 따라 캡핑 트렌치(140H)가 정의될 수 있다.
도 12b를 참조하면, 상기 활성 영역(110)의 상면(110T) 및 상기 캡핑 트렌치(140H)를 덮는 제1 스트레서층(141x)을 형성할 수 있다.
일부 실시예들에서, 상기 제1 스트레서층(141x)은 플라즈마 소스를 이용하여 형성될 수 있다. 구체적으로, 상기 제1 스트레서층(141x)은 예를 들면 플라즈마 강화 CVD(PECVD), 고밀도 플라즈마 CVD(HDP CVD), 유도결합 플라즈마 CVD(ICP CVD) 및 용량결합 플라즈마 CVD(CCP CVD) 중 적어도 어느 하나의 공정을 이용하여 형성될 수 있다.
일부 실시예들에서, 상기 제1 스트레서층(141x)의 형성 공정은 예를 들면 대략 300 ~ 700 ℃ 의 온도 하에서 수행될 수 있다.
일부 실시예들에서, 상기 제1 스트레서층(141x)의 형성 공정에서 사용되는 가스 소스는 예를 들면 SIH4 가스, N2 가스 및 NH3 가스 중 적어도 하나의 가스를 포함할 수 있다.
이와 같이 제1 스트레서층(141x)을 플라즈마 소스를 이용하여 형성할 경우, 상기 제1 스트레서층(141x)이 가지는 응력을 조절할 수 있다. 이에 따라 상기 제1 스트레서층(141x)은 대략 0.1 내지 3 GPa의 압축 응력을 가질 수 있다.
일부 실시예들에서, 상기 제1 스트레서층(141x)이 가지는 응력의 조절은 상기 가스 소스의 Si 및 N의 조성비를 조절하여 수행될 수 있다. 다른 일부 실시예들에서, 상기 제1 스트레서층(141x)이 가지는 응력의 조절은 상기 플라즈마 소스의 밀도를 조절하여 수행될 수 있다.
도 12c를 참조하면, 상기 제1 스트레서층(141x)의 일부를 식각하여 제1 스트레서층(141y)을 형성할 수 있다. 상기 식각 공정은 예를 들면 스퍼터 식각 등의 물리적 식각, 반응성 라디칼 식각 등의 화학적 식각, 및 반응성 이온 식각(RIE), 자기 강화 반응성 이온 식각(MERIE), TCP 식각, ICP 식각 등의 물리화학적 식각 중 어느 하나일 수 있다.
상기 식각 공정에 의해, 캡핑 트렌치(140H) 부근에 위치하는 제1 스트레서층(141y)의 측벽(141W)은 경사를 가질 수 있다.
도 12d를 참조하면, 상기 제1 스트레서층(141y) 상에 제2 스트레서층(142y)을 형성할 수 있다. 상기 제2 스트레서층(142y)은 도 12b를 참조하여 설명한 제1 스트레서층(141x)의 형성 공정과 유사한 방법에 의해 형성될 수 있다.
일부 실시예들에서, 상기 제2 스트레서층(142y)은 상기 제1 스트레서층(141y)과 실질적으로 동일한 응력을 가질 수 있다. 상기 제1 스트레서층(141y) 및 상기 제2 스트레서층(142y)이 실질적으로 동일한 응력을 가지기 위해, 상기 제2 스트레서층(142y)의 형성 공정에서의 가스 소스의 Si 및 N의 조성비 및 플라즈마 소스의 밀도는 상기 제1 스트레서층(141y)의 형성 공정에서의 그것들과 동일할 수 있다.
한편, 본 실시예에서의 캡핑 트렌치(140H)는 제1 및 제2 스트레서층(141y, 142y)만을 형성함으로써 채워진 것으로 도시되었으나, 상기 캡핑 트렌치(140H)는 더 많은 수의 스트레서층을 형성함으로써 채워질 수 있다. 즉, 도 12b에서의 스트레서층 형성 공정 및 도 12c에서의 스트레서층 식각 공정은 복수 회 반복될 수 있다.
도 12e를 참조하면, 활성 영역(110)의 상면(110T)이 노출되도록 제1 및 제2 스트레서층(141y, 142y)을 연마함으로써 스트레서(141)가 구비된 캡핑막(140)을 형성할 수 있다.
이와 같이, 스트레서층의 형성 공정 및 식각 공정을 반복함으로써, 캡핑 트렌치(140H)가 미세 폭(140HW)을 가지는 경우에도 품질 높은 스트레서(141)를 형성할 수 있게 된다. 또한, 상기한 공정에 의할 경우 상기 스트레서(141)는 도 4에 도시된 스트레서(442)가 가지는 심(도 4의 441S)이 없는 구조를 가질 수 있다.
도 13a 내지 도 13e는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 캡핑막(240, 도 2 참조)의 제조 공정을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 13a 내지 도 13e에 있어서, 도 1a 내지 도 12e에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 13a를 참조하면, 도 11e를 참조하여 상술한 바와 유사하게 워드 라인(130)이 매립된 반도체 기판(101)을 준비할 수 있다. 상기 워드 라인(130)의 상면(130T)이 활성 영역들(110)의 상면(110T) 또는 소자 분리막(120)의 상면(120T)보다 낮은 레벨에 위치함에 따라 캡핑 트렌치(240H)가 정의될 수 있다.
도 13b를 참조하면, 상기 활성 영역(110)의 상면(110T) 및 상기 캡핑 트렌치(240H)를 덮는 제1 스트레서층(241x)을 형성할 수 있다.
일부 실시예들에서, 상기 제1 스트레서층(241x)은 플라즈마 소스를 이용하여 형성될 수 있다. 구체적으로, 상기 제1 스트레서층(241x)은 예를 들면 플라즈마 강화 CVD(PECVD), 고밀도 플라즈마 CVD(HDP CVD), 유도결합 플라즈마 CVD(ICP CVD) 및 용량결합 플라즈마 CVD(CCP CVD) 중 적어도 어느 하나의 공정을 이용하여 형성될 수 있다.
상기 제1 스트레서층(241x)의 형성 공정은 예를 들면 대략 300 ~ 700 ℃ 의 온도 하에서 수행될 수 있으며, 상기 제1 스트레서층(241x)의 형성 공정에서 사용되는 가스 소스는 예를 들면 SIH4 가스, N2 가스 및 NH3 가스 중 적어도 어느 하나의 가스를 포함할 수 있다.
이와 같이 제1 스트레서층(241x)을 플라즈마 소스를 이용하여 형성할 경우, 상기 제1 스트레서층(241x)이 가지는 응력을 조절할 수 있다.
일부 실시예들에서, 상기 제1 스트레서층(241x)이 가지는 응력의 조절은 상기 가스 소스의 Si 및 N의 조성비를 조절하여 수행될 수 있다. 다른 일부 실시예들에서, 상기 제1 스트레서층(241x)이 가지는 응력의 조절은 상기 플라즈마 소스의 밀도를 조절하여 수행될 수 있다.
도 13c를 참조하면, 상기 제1 스트레서층(241x)의 일부를 식각하여 제1 스트레서층(241y)을 형성할 수 있다. 상기 식각 공정은 예를 들면 스퍼터 식각 등의 물리적 식각, 반응성 라디칼 식각 등의 화학적 식각, 및 반응성 이온 식각(RIE), 자기 강화 반응성 이온 식각(MERIE), TCP 식각, ICP 식각 등의 물리화학적 식각 중 어느 하나일 수 있다.
상기 식각 공정에 의해, 캡핑 트렌치(240H) 부근에 위치하는 제1 스트레서층(241y)의 측벽(241W)은 경사를 가질 수 있다.
도 13d를 참조하면, 상기 제1 스트레서층(241y) 상에 제2 스트레서층(242y)을 형성할 수 있다.
본 실시예에서의 제2 스트레서층(242y)은 제1 스트레서층(241y)과 상이한 응력을 가지도록 형성될 수 있다. 일부 실시예들에서, 상기 제1 및 제2 스트레서층(241y, 242y) 중 어느 하나의 스트레서층은 압축 응력을 가지고, 다른 하나의 스트레서층은 인장 응력을 가질 수 있다. 예를 들어, 상기 제1 스트레서층(241y)은 대략 0.1 내지 3 GPa의 압축 응력을 가지고, 상기 제2 스트레서층(242y)은 대략 0.1 내지 3 GPa의 인장 응력을 가질 수 있다. 다른 일부 실시예들에서, 상기 제1 스트레서층(241y)은 제1 압축 응력을 가지고, 상기 제2 스트레서층(242y)은 상기 제1 압축 응력과 상이한 제2 압축 응력을 가질 수 있다. 예를 들어, 상기 제1 스트레서층(241y)은 대략 0.1 내지1.5 GPa의 압축 응력을 가지고, 상기 제2 스트레서층(242y)은 대략 1.6 내지 3 GPa의 압축 응력을 가질 수 있다.
이와 같이 제1 및 제2 스트레서층(241y, 242y)이 서로 상이한 응력을 가지기 위해, 상기 제1 및 제2 스트레서층(241y, 242y) 각각의 형성 공정에서의 가스 소스의 Si 및 N의 조성비 및/ 또는 플라즈마 소스의 밀도를 상이하게 조절할 수 있다.
또는, 상기 제1 스트레서층(241y)은 플라즈마 소스를 이용하여 형성하고, 상기 제2 스트레서층(242y)은 열 ALD (thermal ALD) 공정을 이용하여 서로 상이한 응력을 가지는 제1 및 제2 스트레서층(241y, 242y)을 형성할 수도 있다.
도 13e를 참조하면, 활성 영역(110)의 상면(110T)이 노출되도록 제1 및 제2 스트레서층(241y, 242y)을 연마함으로써 제1 및 제2 스트레서(241, 242)가 구비된 캡핑막(240)을 형성할 수 있다.
도 14a 내지 도 14d는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 캡핑막(340, 도 3 참조)의 제조 공정을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 14a 내지 도 14d에 있어서, 도 1a 내지 도 13e에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 14a를 참조하면, 활성 영역(110)의 상면(110T) 및 상기 캡핑 트렌치(240H)를 덮는 제1 스트레서층(341x)을 형성할 수 있다.
상기 제1 스트레서층(341x)은 플라즈마 소스를 이용하여 형성될 수 있다. 구체적으로, 상기 제1 스트레서층(341x)은 예를 들면 플라즈마 강화 CVD(PECVD), 고밀도 플라즈마 CVD(HDP CVD), 유도결합 플라즈마 CVD(ICP CVD) 및 용량결합 플라즈마 CVD(CCP CVD) 중 적어도 어느 하나의 공정을 이용하여 형성될 수 있다.
일부 실시예들에서, 상기 제1 스트레서층(341x)은 도 12a 내지 도 12d를 참조하여 설명한 스트레스층들(241y, 242y)의 형성 공정과 유사한 방법으로 형성될 수 있다.
도 14b를 참조하면, 상기 제1 스트레서층(341x)을 에치 백하여 제1 스트레서(341)를 형성할 수 있다. 상기 에치 백 공정에 의해, 상기 제1 스트레서(341)의 상면(341T)은 활성 영역(110)의 상면(110T)보다 낮은 레벨에 위치할 수 있다.
도 14c를 참조하면, 활성 영역(110)의 상면(110T) 및 제1 스트레서(341)의 상면(341T)을 덮는 제2 스트레서층(342x)을 형성할 수 있다.
본 실시예에서의 제2 스트레서층(342x)은 상기 제1 스트레서(341)와 상이한 응력을 가지도록 형성될 수 있다. 일부 실시예들에서, 상기 제1 스트레서(341) 및 제2 스트레서층(342x) 중 어느 하나는 압축 응력을 가지고, 다른 하나는 인장 응력을 가질 수 있다. 다른 일부 실시예들에서, 상기 제1 스트레서(341)는 제1 압축 응력을 가지고, 상기 제2 스트레서층(342x)은 상기 제1 압축 응력과 상이한 제2 압축 응력을 가질 수 있다.
이와 같이 상기 제1 스트레서(341) 및 제2 스트레서층(342x)이 서로 상이한 응력을 가지기 위해, 상기 제1 및 제2 스트레서층(341x, 342x) 각각의 형성 공정에서의 가스 소스의 Si 및 N의 조성비 및/또는 플라즈마 소스의 밀도를 상이하게 조절할 수 있다.
또는, 상기 제1 스트레서층(341x)은 플라즈마 소스를 이용하여 형성하고, 상기 제2 스트레서층(242x)은 열 ALD 공정을 이용하여 상기 제1 스트레서(341)와 상이한 응력을 가지는 제2 스트레서층(242x)을 형성할 수도 있다.
도 14d를 참조하면, 활성 영역(110)의 상면(110T)이 노출되도록 제2 스트레서층(342x)을 연마함으로써 제1 및 제2 스트레서(341, 342)가 구비된 캡핑막(340)을 형성할 수 있다.
도 15a 내지 도 15c는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 캡핑막(440, 도 4 참조)의 제조 공정을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 15a 내지 도 15c에 있어서, 도 1a 내지 도 14d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 15a를 참조하면, 도 11e를 참조하여 상술한 바와 유사하게 워드 라인(130)이 매립된 반도체 기판(101)을 준비할 수 있다. 상기 워드 라인(130)의 상면(130T)이 활성 영역들(110)의 상면(110T) 또는 소자 분리막(120)의 상면(120T)보다 낮은 레벨에 위치함에 따라 캡핑 트렌치(440H)가 정의될 수 있다.
도 15b를 참조하면, 상기 활성 영역(110)의 상면(110T) 및 상기 캡핑 트렌치(440H)를 덮는 스트레서층(441x)을 형성할 수 있다.
상기 스트레서층(441x)은 PEALD(Plasma Enhanced Atomic Layer Deposition) 공정을 이용하여 형성될 수 있다. 이 경우, 상기 스트레서층(441x)은 단면도상에서 수직한 경향을 보이는 라인 모양의 심(441Sx)을 가질 수 있다.
일부 실시예들에서, 상기 PEALD 공정에서의 플라즈마 소스는 예를 들면 직접 플라즈마(Direct Plasma) 또는 원격 플라즈마(Remote Plasma)일 수 있으며, 가스 소스는 NH3 가스, Ar 가스 및 N2 가스 중 적어도 하나의 가스를 포함할 수 있다.
일부 실시예들에서, 상기 스트레서층(441x)의 형성 공정은 예를 들면 대략 300 ~ 700 ℃ 의 온도 하에서 수행될 수 있다.
이와 같이 스트레서층(141x)을 PEALD 공정을 이용하여 형성할 경우, 캡핑 트렌치(440H)가 미세 폭(440HW)을 가지는 경우에도 품질 높은 스트레서층(441x)을 형성함과 동시에, 상기 스트레서층(441x)이 가지는 응력을 조절할 수 있게 된다.
일부 실시예들에서, 상기 스트레서층(441x)이 가지는 응력의 조절은 상기 가스 소스의 조성비를 조절하여 수행될 수 있다. 다른 일부 실시예들에서, 상기 스트레서층(441x)이 가지는 응력의 조절은 상기 플라즈마 소스의 밀도를 조절하여 수행될 수 있다.
도 15c를 참조하면, 활성 영역(110)의 상면(110T)이 노출되도록 상기 스트레서층(441x)을 연마함으로써 스트레서(441)가 구비된 캡핑막(440)을 형성할 수 있다.
도 16a 내지 도 16d는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 캡핑막(540, 도 5 참조)의 제조 공정을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 16a 내지 도 16d에 있어서, 도 1a 내지 도 15c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 16a를 참조하면, 도 11e를 참조하여 상술한 바와 유사하게 워드 라인(130)이 매립된 반도체 기판(101)을 준비할 수 있다. 상기 워드 라인(130)의 상면(130T)이 활성 영역들(110)의 상면(110T) 또는 소자 분리막(120)의 상면(120T)보다 낮은 레벨에 위치함에 따라 캡핑 트렌치(540H)가 정의될 수 있다.
도 16b를 참조하면, 상기 활성 영역(110)의 상면(110T) 및 상기 캡핑 트렌치(540H)를 덮는 제1 스트레서층(541x)을 형성할 수 있다.
상기 제1 스트레서층(541x)은 도 15b를 참조하여 설명한 스트레서층(441x)과 유사하게, PEALD 공정을 이용하여 형성될 수 있다. 이 경우, 상기 제1 스트레서층(541x)은 단면도상에서 수직한 경향을 보이는 라인 모양의 심(541Sx)을 가질 수 있다.
도 16c를 참조하면, 상기 제1 스트레서층(541x)을 에치 백하여 심(541S)을 가지는 제1 스트레서(541)를 형성할 수 있다. 상기 에치 백 공정에 의해, 상기 제1 스트레서(541)의 상면(541T)은 활성 영역(110)의 상면(110T)보다 낮은 레벨에 위치할 수 있다.
도 16d를 참조하면, 상기 제1 스트레서(541)의 상면(541T)을 덮는 제2 스트레서(542)를 형성하여, 서로 상이한 응력을 가지는 제1 및 제2 스트레서(541, 542)를 구비하는 캡핑막(540)을 형성할 수 있다.
상기 제2 스트레서(542)는 도 14c 및 도 14d를 참조하여 설명한 것과 유사하게 활성 영역(110)의 상면(110T) 및 제1 스트레서(541)의 상면(541T)을 덮는 제2 스트레서층(미도시)을 형성한 후, 상기 제2 스트레서층을 연마하여 형성될 수 있다.
도 17a 내지 도 17d는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 캡핑막(640, 도 6 참조)의 제조 공정을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 17a 내지 도 17d에 있어서, 도 1a 내지 도 16d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 17a를 참조하면, 도 11e를 참조하여 상술한 바와 유사하게 워드 라인(130)이 매립된 반도체 기판(101)을 준비할 수 있다. 상기 워드 라인(130)의 상면(130T)이 활성 영역들(110)의 상면(110T) 또는 소자 분리막(120)의 상면(120T)보다 낮은 레벨에 위치함에 따라 캡핑 트렌치(540H)가 정의될 수 있다.
도 17b를 참조하면, 상기 활성 영역(110)의 상면(110T) 및 상기 캡핑 트렌치(640H)를 덮는 제1 스트레서층(641x)을 형성할 수 있다.
상기 제1 스트레서층(641x)은 도 15b를 참조하여 설명한 스트레서층(441x)과 유사하게, PEALD 공정을 이용하여 형성될 수 있다. 다만 상기 제1 스트레서층(641x)은 스트레서층(441x, 도 15b 참조)과 상이하게, 상기 캡핑 트렌치(640H)를 완전히 채우지 않도록 형성되는 점에 차이가 있다.
도 17c를 참조하면, 상기 제1 스트레서층(641x)의 상면(641T)을 덮는 제2 스트레서층(642x)을 형성할 수 있다. 상기 제2 스트레서층(642x)은 단면도상에서 수직한 경향을 보이는 라인 모양의 심(642Sx)을 가질 수 있다.
상기 제2 스트레서층(642x)은 상기 제1 스트레서층(641x)과 상이한 응력을 가질 수 있다. 이를 위해, 상기 제1 스트레서층(641x)은 PEALD 공정을 이용하여 형성하고, 상기 제2 스트레서층(642x)은 열 ALD 공정을 이용할 수 있다.
또는, 상기 제1 및 제2 스트레서층(641x, 642x) 모두 PEALD 공정을 이용하여 형성하되, 상기 제1 및 제2 스트레서층(641x, 642x) 각각의 형성 공정에서의 가스 소스의 Si 및 N의 조성비 및/또는 플라즈마 소스의 밀도를 상이하게 조절함으로써, 상기 제2 스트레서층(642x)이 상기 제1 스트레서층(641x)과 상이한 응력을 가지도록 할 수도 있다.
도 17d를 참조하면, 활성 영역(110)의 상면(110T)이 노출되도록 제1 및 제2 스트레서층(641x, 642x)을 연마함으로써 제1 및 제2 스트레서(641, 642)가 구비된 캡핑막(640)을 형성할 수 있다.
도 18은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 갖는 메모리 모듈을 나타낸 도면이다.
도 18을 참조하면, 메모리 모듈(1000)은메모리 모듈 기판(1100), 상기 메모리 모듈 기판(1100) 상에 배치된 복수개의 메모리 소자들(1200) 및복수개의 터미널들(1300)을 포함할 수 있다.
상기 메모리 모듈 기판(1100)은 인쇄회로기판(PCB: Printed Circuit Board) 또는 웨이퍼를 포함할 수 있다.
상기 메모리 소자들(1200) 중 적어도 하나의 메모리 소자는 본 발명의 기술적 사상에 의한 다양한 실시예들에 따른 반도체 소자들(100, 200, 300, 400, 500, 600, 700, 800, 도 1a 내지 도 8 참조) 중 하나이거나, 또는 상기 반도체 소자들 중 하나를 포함하는 반도체 패키지일 수 있다.
또한, 상기 메모리 소자들(1200)의 제조 공정은 도 11a 내지 도 17d를 참조하여 설명한 반도체 소자들의 제조 공정을 포함할 수 있다.
상기 복수개의 터미널들(1300)은 전도성 금속을 포함할 수 있다. 각 터미널들은 각 메모리 소자들(1200)과 전기적으로 연결될 수 있다.
상기 메모리 모듈(1000)은채널 저항이 작아 드레인 전류를 증가시킬 수 있는 반도체 소자를 포함하므로 모듈 퍼포먼스가 개선될 수 있다.
도 19는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 갖는 메모리 카드를 나타낸 도면이다.
도 19를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 메모리 카드(2000)는, 메모리 카드 기판(2100) 상에 실장된 메모리 소자들(2300)을 포함할 수 있다.
상기 메모리 소자들(2300) 중 적어도 하나의 메모리 소자는 본 발명의 기술적 사상에 의한 다양한 실시예들에 따른 반도체 소자들(100, 200, 300, 400, 500, 600, 700, 800, 도 1a 내지 도 8 참조) 중 하나이거나, 또는 상기 반도체 소자들 중 하나를 포함하는 반도체 패키지일 수 있다.
또한, 상기 메모리 소자들(2300)의 제조 공정은 도 11a 내지 도 17d를 참조하여 설명한 반도체 소자들의 제조 공정을 포함할 수 있다.
상기 메모리 카드(2000)는상기 메모리 카드 기판(2100) 상에 실장된 마이크로 프로세서(2200)를 더 포함할 수 있다. 상기 메모리 카드 기판(2100)의 적어도 한 변에는 입출력 터미널들(2400)이 배치될 수 있다.
도 20은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 전자 시스템을 나타낸 도면들이다.
도 20을 참조하면, 상기 전자 시스템(3000)은 바디(Body, 3100)를포함할 수 있다. 상기 바디(3100)는 마이크로 프로세서 유닛(Micro Processor Unit, 3200), 파워 공급부(Power Supply, 3300), 기능 유닛(Function Unit, 3400), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit, 3500)을 포함할 수 있다. 상기 바디(3100)는인쇄회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(3200), 상기 파워 공급부(3300), 상기 기능 유닛(3400), 및 상기 디스플레이 컨트롤러 유닛(3500)은 상기 바디(3100) 상에 실장 또는 장착될 수 있다.
상기 바디(3100)의 상면 또는 상기 바디(3100)의외부에 디스플레이 유닛(3600)이 배치될 수 있다. 예를 들어, 상기 디스플레이 유닛(3600)은 상기 바디(3100)의표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(3500)에 의해 프로세싱된 이미지를 표시할 수 있다.
상기 파워 공급부(3300)는외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(3200), 기능 유닛(3400), 디스플레이 컨트롤러 유닛(3500) 등으로 공급할 수 있다. 상기 마이크로 프로세서 유닛(3200)은 파워 공급부(3300)로부터 전압을 공급받아 상기 기능 유닛(3400)과디스플레이 유닛(3600)을 제어할 수 있다.
상기 기능 유닛(2340)은 다양한 전자 시스템(3000)의기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(3000)이 휴대폰 같은 모바일 전자 제품인 경우 상기 기능 유닛(3400)은다이얼링, 또는 외부 장치(External Apparatus; 3700)와의 교신으로 상기 디스플레이 유닛(3600)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 또한, 상기 전자 시스템(3000)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(3400)은메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(3400)은 유선 혹은 무선의 통신 유닛(Communication Unit, 3800)을 통해 상기 외부 장치(3700)와 신호를 주고 받을 수 있다. 또한, 상기 전자 시스템(3000)이 기능 확장을 위해 유에스비(Universal Serial Bus, USB) 등을 필요로 하는 경우, 상기 기능 유닛(3400)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 다양한 실시예들에서 설명된 반도체 소자들(100, 200, 300, 400, 500, 600, 700, 800, 도 1a 내지 도 8 참조)은 상기 마이크로 프로세서 유닛(3200) 및 상기 기능 유닛(3400) 중 적어도 어느 하나에 포함될 수 있다.
도 21은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 다른 전자 시스템을 나타낸 도면들이다.
도 21을 참조하면, 전자 시스템(4000)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(100, 200, 300, 400, 500, 600, 700, 800, 도 1a 내지 도 8 참조) 중 적어도 하나를 포함할 수 있다.
상기 전자 시스템(4000)은모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 상기 전자 시스템(4000)은 메모리 시스템(4120) 및 버스(4200)를통하여 데이터 통신을 수행하는 마이크로 프로세서(4140), 램(4160) 및 유저 인터페이스(4180)를 포함할 수 있다.
상기 마이크로 프로세서(4140)는 상기 전자 시스템(4000)을 프로그램 및 컨트롤할 수 있다. 상기 램(4160)은 상기 마이크로 프로세서(4140)의 동작 메모리로 사용될 수 있다. 예를 들어, 상기 마이크로 프로세서(4140) 또는 상기 램(4160)은 본 발명의 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함할 수 있다. 상기 마이크로 프로세서(4140), 램(4160) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다.
상기 유저 인터페이스(4180)는상기 전자 시스템(4000)으로 데이터를 입력하거나 또는 데이터를 상기 전자 시스템(4000)으로부터 출력하는데 사용될 수 있다.
상기 메모리 시스템(4120)은상기 마이크로 프로세서(4140)의 동작용 코드들, 상기 마이크로 프로세서(4140)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(4120)은 컨트롤러 및메모리 소자를 포함할 수 있다.
도 22는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 갖는 모바일 무선 폰을 나타낸 개략도이다.
도 22를 참조하면, 모바일 무선 폰(5000)은 태블릿 PC로 이해될 수도 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(100, 200, 300, 400, 500, 600, 700, 800, 도 1a 내지 도 8 참조) 중 적어도 하나는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100: 반도체 소자
101: 반도체 기판
110: 활성 영역
120: 소자 분리막
130: 워드 라인
132: 게이트 유전막
140: 캡핑막
141: 스트레서
441S: 심

Claims (10)

  1. 활성 영역에 워드 라인 트렌치를 형성하는 단계와,
    상기 워드 라인 트렌치의 적어도 일부를 덮도록 게이트 유전막을 형성하는 단계와,
    캡핑 트렌치를 정의하며 상기 워드 라인 트렌치 내에 배치되는 워드 라인을 형성하는 단계와,
    상기 캡핑 트렌치 내에 압축 응력을 가지는 스트레서를 형성하는 단계를 포함하고,
    상기 스트레서는 플라즈마 소스를 이용하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제1 항에 있어서,
    상기 스트레서는 플라즈마 강화 CVD(PECVD: Plasma Enhanced Chemical Vapor Deposition), 고밀도 플라즈마 CVD(HDP CVD: High Density Plasma CVD), 유도결합 플라즈마 CVD(ICP CVD: Inductively Coupled Plasma CVD) 및 용량결합 플라즈마 CVD(CCP CVD: Capacitor Coupled Plasma CVD) 중 적어도 어느 하나의 공정을 이용하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제1 항에 있어서,
    상기 스트레서는 0.1 내지 3 GPa의 압축 응력을 가지는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제1 항에 있어서,
    상기 스트레서를 형성하는 단계는
    상기 캡핑 트렌치를 덮는 제1 스트레서층을 형성하는 단계와,
    상기 제1 스트레서층을 식각하는 단계와,
    식각된 상기 제1 스트레서층 상에 제2 스트레서층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제1 항에 있어서,
    상기 스트레서를 형성하는 단계는
    PEALD(Plasma Enhanced Atomic Layer Deposition) 공정을 이용하여 상기 캡핑 트렌치를 덮는 스트레서층을 형성하는 단계와,
    상기 활성 영역의 상면이 노출되도록 상기 스트레서층에 대하여 평탄화 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 활성 영역에 워드 라인 트렌치를 형성하는 단계와,
    상기 워드 라인 트렌치의 적어도 일부를 덮도록 게이트 유전막을 형성하는 단계와,
    캡핑 트렌치를 정의하며 상기 워드 라인 트렌치 내에 배치되는 워드 라인을 형성하는 단계와,
    상기 캡핑 트렌치를 덮는 캡핑막을 형성하는 단계를 포함하고,
    상기 캡핑막은 서로 상이한 응력을 가지는 제1 및 제2 스트레서를 포함하며,
    상기 제1 및 제2 스트레서 중 적어도 하나의 스트레서는 플라즈마 소스를 이용하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제6 항에 있어서,
    상기 제1 및 제2 스트레서 중 어느 하나의 스트레서는 압축 응력을 가지고, 다른 하나의 스트레서는 인장 응력을 가지는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제6 항에 있어서,
    상기 제1 스트레서는 제1 압축 응력을 가지고, 상기 제2 스트레서는 상기 제1 압축 응력과 상이한 제2 압축 응력을 가지는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제6 항에 있어서,
    상기 제1 및 제2 스트레서 중 어느 하나의 스트레서는 PECVD, HDP CVD, ICP CVD, CCP CVD 및 PEALD 중 적어도 어느 하나의 공정을 이용하여 형성되고,
    다른 하나의 스트레서는 열 ALD(thermal ALD) 공정을 이용하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 반도체 기판에 제1 방향의 장축 및 제2 방향의 단축을 가지는 상면을 포함하며, 상기 제1 방향 및 상기 제2 방향을 따라 서로 이격된 상태로 반복적으로 배치되는 복수의 활성 영역들을 형성하는 단계와,
    상기 복수의 활성 영역들을 정의하는 소자 분리막을 형성하는 단계와,
    상기 복수의 활성 영역들 및 소자 분리막을 횡단하여 연장되는 복수의 워드 라인 트렌치들을 형성하는 단계와,
    상기 워드 라인 트렌치들 각각의 적어도 일부를 덮도록 게이트 유전막을 형성하는 단계와,
    상기 워드 라인 트렌치들 내에 배치되며, 상면이 상기 활성 영역의 상면보다 낮은 레벨에 위치하는 복수의 워드 라인들을 형성하는 단계와,
    상기 워드 라인들 각각의 상면을 덮는 캡핑막을 형성하는 단계를 포함하고,
    상기 캡핑막은 복수의 스트레서들을 포함하고,
    상기 복수의 스트레서들 중 적어도 하나의 스트레서는 압축 응력을 가지며,
    상기 복수의 스트레서들 중 적어도 하나의 스트레서는 플라즈마 소스를 이용하여 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
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