CN108206181B - 半导体装置 - Google Patents

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Abstract

本发明提供了一种半导体装置。所述半导体装置包括：衬底，其包括单元有源区和外围有源区；直接接触件，其排列在形成在所述衬底上的单元绝缘图案上，并且连接至所述单元有源区；位线结构，其包括与所述直接接触件的侧表面接触的薄导电图案；以及外围栅极结构，其位于所述外围有源区。所述外围栅极结构包括外围栅极绝缘图案和外围栅极导电图案的堆叠结构，所述薄导电图案包括第一材料，并且所述外围栅极导电图案包括所述第一材料，并且所述薄导电图案的上表面的水平比所述外围栅极导电图案的上表面的水平更低。

Description

半导体装置
相关申请的交叉引用
本申请要求于2016年12月20日在韩国知识产权局提交的韩国专利申请No.10-2016-0174770的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
本发明构思涉及一种半导体装置，并且更具体地说，涉及一种包括直接接触件和位线的半导体装置。
背景技术
根据电子工业和用户需求的快速发展，随着电子装置变得更小和更轻，当在电子装置中使用时需要具有高集成度的半导体装置，并且用于半导体装置的构造的设计规则减少和/或收紧了。结果，包括半导体装置的导电图案的线的宽高比增大了。
发明内容
本发明构思提供了一种包括宽高比减小的位线的半导体装置及其制造方法。
本发明构思不限于以上目标，并且本领域普通技术人员从下面的说明中可清楚地理解其它未描述的目标。
根据本发明构思的一方面，提供了一种半导体装置，该半导体装置包括：衬底，其包括单元有源区和外围有源区；直接接触件，其排列在形成于所述衬底上的单元绝缘图案上，并且连接至所述单元有源区；位线结构，其包括与所述直接接触件的侧表面接触的薄导电图案；以及外围栅极结构，其位于所述外围有源区。所述外围栅极结构包括外围栅极绝缘图案和外围栅极导电图案的堆叠结构，所述薄导电图案包括第一材料，并且所述外围栅极导电图案包括所述第一材料，并且所述薄导电图案的上表面的水平比所述外围栅极导电图案的上表面的水平更低。
根据本发明构思的另一方面，提供了一种半导体装置，该半导体装置包括：衬底，其包括单元有源区和外围有源区；单元绝缘图案，其位于所述单元有源区中，所述单元绝缘图案包括直接接触孔；薄导电图案，在所述薄导电图案中，填充所述直接接触孔的第一区与均匀地覆盖所述单元绝缘图案的上表面和所述第一区的上表面的第二区邻近；位线，其包括所述第二区并且在所述单元有源区中在一个方向上延伸；以及外围栅电极，其位于所述外围有源区中并且包括外围栅极导电图案。所述位线的顶表面的水平比所述外围栅电极的顶表面的水平更低。
根据本发明构思的另一方面，提供了一种半导体装置，该半导体装置包括：衬底；外围栅极区，其包括所述衬底上的外围栅极结构，所述外围栅极结构具有上表面，并且具有从所述衬底的表面至所述外围栅极结构的上表面的第一高度；单元阵列区，其包括位线结构，所述位线结构具有从所述衬底的所述表面至所述位线结构的上表面的第二高度，所述第二高度比所述第一高度更低；以及掩埋接触件，其位于所述衬底中，所述掩埋接触件包括连接至所述位线结构的侧部。
附图说明
通过下面结合附图的详细说明，将更加清楚地理解本发明构思的示例实施例，其中：
图1是根据本发明构思的示例实施例的半导体装置中的单元阵列区的主要构造的平面图；
图2至图14是根据本发明构思的示例实施例的按照工艺顺序的制造半导体装置的方法的示图；
图15至图27是根据本发明构思的另一示例实施例的按照工艺顺序的制造半导体装置的方法的示图；以及
图28是根据本发明构思的示例实施例的包括半导体装置的系统的构造图。
具体实施方式
下文中，将参照附图详细描述本发明构思的示例实施例。
图1是根据本发明构思的示例实施例的半导体装置100中的单元阵列区的主要构造的平面图。
参照图1，半导体装置100可包括多个有源区ACT。在一些示例实施例中，多个有源区ACT可排列为在相对于第一方向(X方向)和第二方向(Y方向)的倾斜方向上具有长轴线。
多个有源区ACT可形成在包括半导体装置100的单元阵列区(下文中，称作单元区)中，并且形成在除单元区之外的核心与外围电路区(下文中，称作外围区)中的有源区可被称作外围有源区(未示出)。
半导体装置100可为或可包括存储器装置。存储器装置可为或可包括动态随机存取存储器(DRAM)装置。然而，本发明构思不限于此。
多条字线WL可在第一方向(X方向)上彼此平行地延伸与多个有源区ACT交叉。多条位线BL可沿着与第一方向(X方向)相交的第二方向(Y方向)在多条字线WL上彼此平行地延伸。
多条位线BL可通过直接接触件DC连接至多个有源区ACT。
在一些示例实施例中，多个掩埋接触件BC可形成在多条位线BL中的两条相邻的位线BL之间。多个掩埋接触件BC中的每一个可延伸至两条相邻的位线BL中的任一条的上部。在一些示例实施例中，多个掩埋接触件BC可沿着第一方向(X方向)和第二方向(Y方向)以线形排列。
可在多个掩埋接触件BC上形成多个接合焊盘LP。多个掩埋接触件BC和多个接合焊盘LP可将形成在位线BL上的电容器的下电极(未示出)连接至多个有源区ACT。可将多个接合焊盘LP排列为分别与多个掩埋接触件BC部分重叠。
图2至图14是根据本发明构思的示例实施例的按照工艺顺序的制造半导体装置的方法的示图。
例如，图2至图14的单元区是沿着图1的线A-A'、线B-B'和线C-C'截取的剖视图。此外，图2至图14的外围区是沿着图1的X方向或Y方向截取的剖视图。
参照图2，可在包括单元区和外围区的衬底110中形成元件隔离沟槽116T，并且可在元件隔离沟槽116T中形成元件隔离层116。可通过元件隔离层116在衬底110的单元区中限定单元有源区118，并且可在外围区中限定外围有源区119。单元有源区118可具有相对长的具有短轴线和长轴线的岛形，类似于图1所示的有源区ACT。
衬底110可包括硅(Si)，例如，晶体Si、多晶Si或非晶Si。可替换或可附加地，衬底110可包括诸如锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)的半导体元素中的至少一个。可替换或可附加地，衬底110可包括绝缘体上硅(SOI)结构，例如，掩埋的氧化物(BOX)层。可替换或可附加地，衬底110可包括导电区，例如，掺有杂质的阱或结构。衬底110可为或可包括晶圆，例如，200mm直径的晶圆、300mm直径的晶片或者350mm直径的晶圆。然而，本发明构思不限于此。例如，在形成半导体装置100之后，可以将晶圆切成独立的芯片。
元件隔离层116可由包括例如氧化硅层、氮化硅层和氧氮化硅层中的至少一种的材料组成或者可包括所述材料。元件隔离层116可由包括一种绝缘层的单层、包括两种绝缘层的双层或者包括至少三种绝缘层的组合的多层组成或者可包括所述单层、所述双层或者所述多层，并且本发明构思不限于此。元件隔离层116可由包括利用高密度等离子(HDP)工艺、旋涂玻璃(SOG)工艺和/或其他沉积工艺沉积的材料组成或者可包括所述材料，然而本发明构思不限于此。
在一些示例实施例中，元件隔离层116可包括第一元件隔离层116A和第二元件隔离层116B。第一元件隔离层116A和第二元件隔离层116B可包括不同的材料。例如，第一隔离层116A可为或可包括氧化硅层，并且第二隔离层116B可为或可包括氮化硅层。然而，元件隔离层116的结构不限于此。
多条字线沟槽120T可形成在衬底110的单元区中。多条字线沟槽120T可在第一方向(图1中的X方向)上彼此平行地延伸，并且字线沟槽120T中的每一个或至少一些可具有穿过单元有源区118的线形。如B-B'线截面中所示，可通过执行分离的蚀刻处理来蚀刻元件隔离层116和衬底110，以形成各自具有台阶形式的下表面的多条字线沟槽120T，因此元件隔离层116的蚀刻深度与衬底110的蚀刻深度可不同。
可在清洁多条字线沟槽120T之后将栅极介电层122、多条字线120和多个掩埋的绝缘层124按次序形成在多条字线沟槽120T中。多条字线120可为图1所示的多条字线WL。可通过原位蒸汽生成(ISSG)工艺、热氧化工艺和/或其他工艺形成栅极介电层122，然而本发明构思不限于此。
多条字线120中的至少一条的上表面可位于比衬底110的上表面更低的水平。多条字线120中的至少一条的下表面可具有不平形状，并且可在多个单元有源区118中形成鞍形-鳍式晶体管(鞍形FinFET)。
在本说明书中，术语“水平”是指在竖直方向上相对于衬底110的主表面的高度。例如，位于相等水平或位于特定水平意指在竖直方向上相对于衬底110的主表面的高度是相等的或者是特定的，并且位于更低的水平或位于更高的水平意在竖直方向上指相对于衬底110的主表面的高度相对低或相对高。竖直方向对应于图1中的Z方向。
在一些示例实施例中，在形成多条字线120之后，可将杂质离子在多条字线120的两侧上注入衬底110中，以在多个单元有源区118的上表面上形成源极/漏极区。在一些示例实施例中，可在形成多条字线120之前执行杂质离子注入处理以形成源极/漏极区。在一些示例实施例中，多条字线120可包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钛硅氮化物(TiSiN)、钨硅氮化物(WSiN)以及/或者它们的组合。
栅极介电层122可包括氧化硅层、氮化硅层、氧氮化硅层、氧化物/氮化物/氧化物(ONO)层和介电常数高于氧化硅层的介电常数的高k介电层中的至少一个。例如，栅极介电层122可具有约10至25的介电常数。在一些示例实施例中，栅极介电层122可为或可包括由氧化铪(HfO)、硅酸铪(HfSiO)、氧氮化铪(HfON)、铪硅氧氮化物(HfSiON)、氧化镧(LaO)、镧铝氧化物(LaAlO)、氧化锆(ZrO)、硅酸锆(ZrSiO)、氧氮化锆(ZrON)、锆硅氧氮化物(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)、钡锶钛氧化物(BaSrTiO)、钡钛氧化物(BaTiO)、锶钛氧化物(SrTiO)、氧化钇(YO)、氧化铝(AlO)和铅钪钽氧化物(PbScTaO)中的至少一个形成的金属介电层。
多个掩埋的绝缘层124中的至少一个的上表面可位于比衬底110的上表面更低的水平。多个掩埋的绝缘层124可包括选自氧化硅层、氮化硅层、氧氮化硅层以及/或者它们的组合的材料层，并且本发明构思不限于此。
参照图3，第一绝缘层111可形成在衬底110上的单元区中，并且第二绝缘层112可形成在衬底110上的外围区中。然后，第三绝缘层113可形成在单元区中的第一绝缘层111上，并且第四绝缘层114可形成在外围区中的第二绝缘层112上。
在一些示例实施例中，形成在单元区中的第一绝缘层111和形成在外围区中的第二绝缘层112可一起形成，并且因此可包括相同的材料。另外，形成在单元区中的第三绝缘层113和形成在外围区中的第四绝缘层114可一起形成，并且因此可包括相同的材料。结果，包括第一绝缘层111和第三绝缘层113的单元绝缘层可形成在单元区中，并且包括第二绝缘层112和第四绝缘层114的外围栅极绝缘层可形成在外围区中。因此，单元绝缘层和外围栅极绝缘层可包括相同的材料。
在一些示例实施例中，可通过以下步骤形成第一绝缘层111：形成初始第一绝缘层以覆盖衬底110上的单元区和外围区二者；以及随后通过执行光刻工艺去除初始第一绝缘层的对应于外围区的一部分。可通过以下步骤形成第二绝缘层112：形成初始第二绝缘层以覆盖衬底110上的单元区和外围区二者；以及随后通过执行光刻工艺去除初始第二绝缘层的对应于单元区的一部分。
在一些示例实施例中，可首先形成第一绝缘层111，并且随后可形成第二绝缘层112。可替换地，可首先形成第二绝缘层112，并且随后可形成第一绝缘层111。
第一绝缘层111和第二绝缘层112可包括非金属介电层。例如，第一绝缘层111和第二绝缘层112可包括氧化硅层、氮化硅层、氧氮化硅层以及/或者它们的组合。在一些示例实施例中，第二绝缘层112可比第一绝缘层111具有更大的介电常数。在一些示例实施例中，第一绝缘层111的厚度可比第二绝缘层112的厚度更大。
第三绝缘层113和第四绝缘层114可包括金属介电层。第三绝缘层113和第四绝缘层114可比第一绝缘层111和第二绝缘层112具有更大的介电常数。例如，第三绝缘层113和第四绝缘层114可具有包括在用于形成图2的栅极介电层122的金属介电层中的材料中的至少一种。
在一些示例实施例中，可在第四绝缘层114上选择性地形成功函数调整层(未示出)。功函数调整层可包括金属、导电金属氮化物、导电金属碳化物、包括金属原子的导体以及/或者它们的组合的堆叠结构。功函数调整层可包括从以下材料中选择的至少一种：Ti、Ta、铝(Al)、镍(Ni)、钴(Co)、镧(La)、钯(Pd)、铌(Nb)、钼(Mo)、铪(Hf)、铱(Ir)、钌(Ru)、铂(Pt)、镱(Yb)、镝(Dy)、铒(Er)、钯(Pd)、钛铝(TiAl)、铪硅钼(HfSiMo)、TiN、WN、TaN、氮化钌(RuN)、氮化钼(MoN)、钛铝氮化物(TiAlN)、碳化钽(TaC)和碳化钛(TiC)。
在一些示例实施例中，单元绝缘层的上表面的水平可与外围栅极绝缘层的上表面的水平相同。在一些示例实施例中，单元绝缘层的上表面的水平可与外围栅极绝缘层的上表面的水平不同。
接着，可在第二绝缘层112和第四绝缘层114上形成第一导电层132以覆盖单元区和外围区二者。例如，第一导电层132可包括掺杂的半导体材料。在一些示例实施例中，第一导电层132可包括掺杂的多晶硅。第一导电层132的厚度H1在单元区和外围区中可相同。
然后，可在第一导电层132上形成牺牲层136以覆盖单元区和外围区二者。牺牲层136可包括相对于第一导电层132具有高蚀刻选择率的材料。例如，牺牲层136可包括氧化硅层、氮化硅层、氧氮化硅层以及/或者它们的组合。
参照图4，通过执行光刻工艺去除牺牲层136(见图3)的形成在单元区中的一部分，可在外围区中形成牺牲图案136A。
例如，可在牺牲层136上涂布光致抗蚀剂，并且通过曝光和显影将光致抗蚀剂图案化，以形成第一光致抗蚀剂图案M1。第一光致抗蚀剂图案M1可将单元区中的牺牲层136的上表面暴露出来。
接着，通过利用第一光致抗蚀剂图案M1作为蚀刻掩模蚀刻牺牲膜136在单元区中的那部分，可在外围区上形成牺牲图案136A。然后，可利用灰化工艺和剥离工艺去除第一光致抗蚀剂图案M1。灰化工艺可包括利用氧的等离子体灰化。剥离工艺可包括利用溶液的湿法剥离，所述溶液包括硫酸和/或过氧化氢。可在抑制或减少蚀刻第一导电层132和牺牲图案136A的条件下执行第一光致抗蚀剂图案M1的去除处理。
参照图5，可形成与单元区中的第一导电层132和外围区中的牺牲图案136A接触的硬掩模层138以覆盖单元区和外围区二者。然后，可在硬掩模层138上形成第二光致抗蚀剂图案M2。
硬掩模层138可为或可包括相对于第一导电层132的蚀刻选择率足够高的材料，但是不限于此。例如，硬掩模层138可为或可包括碳材料。例如，硬掩模层138可为或可包括非晶碳层(ACL)、具有相对高的碳含量的烃(基于总重量，从约85重量百分比至约99重量百分比)或者旋涂硬掩模(SOH)。
可在硬掩模层138上涂布光致抗蚀剂，并且通过曝光和显影将光致抗蚀剂图案化，以形成第二光致抗蚀剂图案M2。第二光致抗蚀剂图案M2可具有部分地暴露出单元区中的硬掩模层138的开口G2。
参照图6，可将硬掩模层138(见图5)的通过第二光致抗蚀剂图案M2(见图5)的开口G2(见图5)暴露的那部分蚀刻，以形成硬掩模图案138A。然后，可利用硬掩模图案138A作为蚀刻掩模来蚀刻第一导电层132(见图5)、第三绝缘层113(见图5)、第一绝缘层111(见图5)和衬底110(见图5)的部分上表面。
结果，可形成暴露出单元区中的衬底110的单元有源区118的直接接触孔DCH。此外，可形成第一导电图案132A、第三绝缘图案113A和第一绝缘图案111A以限定直接接触孔DCH。在一些示例实施例中，直接接触孔DCH的下表面的水平可比衬底110的上表面的水平更低。在一些示例实施例中，可不蚀刻衬底110的所述部分上表面。
参照图7，可从单元区和外围区二者中去除硬掩模图案138A(见图6)。
可利用灰化工艺和剥离工艺去除硬掩模图案138A。灰化工艺可包括利用氧的等离子体灰化。剥离工艺可包括利用溶液的湿法剥离，所述溶液包括硫酸和/或过氧化氢。另外，可在抑制或减少蚀刻第一导电图案132A和牺牲图案136A的条件下执行硬掩模图案138A的去除处理。
在一些示例实施例中，可在去除了硬掩模图案138A之后，可执行硅处理工艺。硅处理工艺是这样一种工艺，其用于浅蚀刻或清洁在以上参照图6描述的蚀刻处理中可能被损坏的衬底110的表面等以产生良好表面状态。例如，衬底110在直接接触孔DCH以下的表面可能在蚀刻工艺、灰化工艺和/或剥离工艺中被损坏或者可能包括在这些工艺期间形成的自然氧化层。这些损坏和/或自然氧化层会妨碍半导体装置的产量和/或可靠性。因此，可执行用于去除自然氧化层和其它污物的清洁工艺。例如，清洁工艺可包括利用SC-1溶液的湿法清洁工艺或者利用稀氢氟酸溶液的湿法清洁工艺。
参照图8，在填充了所有直接接触孔DCH(见图7)以形成直接接触件DC之后，可分别形成第二导电层134以覆盖第一导电图案132A和牺牲图案136A的上表面。可随着直接接触件DC的形成而相继或原位地形成第二导电层134。可利用化学气相沉积(CVD)工艺(例如，等离子体增强化学气相沉积(PECVD)工艺)形成第二导电层134并形成直接接触件DC，然而本发明构思不限于此。
例如，第二导电层134可包括掺杂的半导体材料。在一些示例实施例中，第二导电层134可包括掺杂的多晶硅。可利用随着第二导电层134的沉积而原位沉积的掺杂剂来形成第二导电层134。可附加或可替换地，可以将掺杂剂注入第二导电层134。然而，本发明构思不限于此。可以执行包括快速热处理(RPT)工艺的热工艺，以将第二导电层134从非晶态转变为多晶硅态以及/或者激活包括在第二导电层134中的掺杂剂。
第二导电层134和第一导电层132(见图3)二者可包括掺杂的半导体材料，例如，掺杂的多晶硅。另外，第二导电层134的掺杂浓度可高于第一导电层132的掺杂浓度。在一些示例实施例中，第二导电层134可包括磷(P)和砷(As)中的至少一种掺杂剂，其掺杂浓度为约1E19至约1E22原子/cm3，第一导电层132可包括P、As和硼(B)中的至少一种掺杂剂，其掺杂浓度为约1E14至约1E17原子/cm3。然而，第一导电层132和第二导电层134的构造不限于此。
具有相同材料但掺杂浓度不同的第一导电层132和第二导电层134可形成在单元区中，以具有界面，以使得第一导电层132和第二导电层134比当它们可由异质材料形成时可具有更低的界面电阻。
参照图9，可通过完全蚀刻第二导电层134(见图8)和第一导电图案132A(见图8)的表面来形成直接接触件134A和比初始状态更薄的第一导电图案132B(下文中，称作第一薄导电图案132B)。
完全表面工艺在单元区中留下直接接触件134A和第一薄导电图案132B，并且利用回蚀方法(例如，毯式蚀刻法)和/或化学机械抛光(CMP)方法从外围区完全去除了第二导电层134。在完全表面蚀刻处理中，牺牲图案136A保护外围区中的第一导电图案132A。
可通过完全表面蚀刻处理从单元区去除第一导电图案132A的上部的一部分，从而可以形成厚度小于第一导电图案132A的厚度的第一薄导电图案132B。例如，第一薄导电图案132B的厚度H2可小于第一导电图案132A的厚度H1。
可在单元区中暴露出直接接触件134A和第一薄导电图案132B的上表面，并且直接接触件134A的上表面的水平可与第一薄导电图案132B的上表面的水平相同。直接接触件134A和第一薄导电图案132B的每一侧可在它们之间具有界面的情况下彼此接触。然而，直接接触件134A和第一薄导电图案132B的构造不限于此。
参照图10，可从外围区去除第一导电图案132A上的牺牲图案136A(见图9)。
在单元区中形成直接接触件134A和第一薄导电图案132B的工艺中，通过诸如牺牲图案136A的掩模覆盖外围区，并且可在在单元区中形成直接接触件134A和第一薄导电图案132B二者之后从外围区去除牺牲图案136A。
在一些示例实施例中，可通过湿法蚀刻去除牺牲图案136A。可在抑制或减少蚀刻单元区中的直接接触件134A和第一薄导电图案132B的条件下执行牺牲图案136A的去除工艺。用于湿法蚀刻的溶液可包括氟化氢和/或蚀刻牺牲图案136A比蚀刻直接接触件134A和第一薄导电图案132B更快的其他化学品。
结果，外围区中的第一导电图案132A的厚度H1可大于单元区中的第一薄导电图案132B的厚度H2。例如，外围区中的第一导电图案132A的上表面的水平可高于单元区中的第一薄导电图案132B的上表面的水平和直接接触件134A的上表面的水平或者直接接触件134A和第一导电图案132A的上表面的水平。
因此，单元区中的第一薄导电图案132B可在后续工艺中形成多个位线结构148(见图13)的一部分，并且外围区中的第一导电图案132A可包括外围栅极导电图案的至少一部分，并且可形成外围栅极结构148P(见图13)的一部分，并且因此可实现单元区中的多个位线结构148中的至少一个位线结构148的竖直下降，同时保持外围区中的外围栅极结构148P的高度不变。外围栅极结构148P可包括用于NMOS晶体管或PMOS晶体管的栅极。该栅极可用作半导体装置的行驱动器和/或读出放大器。读出放大器可感测多个位线结构148上的电荷。行驱动器可控制字线(例如，多条字线WL中的一条字线)的电压。该栅极可用作半导体装置的反相器、缓冲器、模拟电路和/或数字电路的栅极。
参照图11，可形成覆盖单元区中的直接接触件134A和第一薄导电图案132B并且覆盖外围区中的第一导电图案132A的金属层143。然后，可在金属层143上形成绝缘封盖层146。金属层143可为或可包括金属导电层。
在一些示例实施例中，金属层143可为或可包括下金属层142和上金属层144的堆叠结构。图11示出了金属层143具有包括下金属层142和上金属层144的双导电层的堆叠结构，然而，本发明构思不限于此。例如，金属层143可形成为单层或者三层或更多层的堆叠结构。可利用物理气相沉积(PVD)工艺和/或CVD工艺形成金属层143，然而本发明构思不限于此。
在一些示例实施例中，下金属层142可包括TiN或者TSN(Ti-Si-N)。另外，上金属层144可包括W或硅化钨(WSix)。在一些示例实施例中，下金属层142可用作扩散势垒。
绝缘封盖层146可形成在金属层143上。例如，绝缘封盖层146可包括氮化硅层。在一些示例实施例中，绝缘封盖层146的厚度可大于金属层143的厚度。可利用PECVD工艺和/或低压CVD(LPCVD)工艺形成绝缘封盖层146，然而本发明构思不限于此。
参照图12，可在绝缘封盖层146上形成第三光致抗蚀剂图案M3。
可在绝缘封盖层146上涂布光致抗蚀剂，并且通过曝光和显影将光致抗蚀剂图案化，以形成第三光致抗蚀剂图案M3。第三光致抗蚀剂图案M3可具有用于部分地暴露出单元区中的绝缘封盖层146的开口G3和用于部分地暴露出外围区中的绝缘封盖层146的开口G3P。
参照图13，单元区中的多个位线结构148中的一个和外围区中的外围栅极结构148P可形成在衬底110上。
例如，可通过利用第三光致抗蚀剂图案M3(见图12)作为蚀刻掩模蚀刻第一薄导电图案132B(见图12)、下金属层142(见图12)、上金属层144(见图12)和绝缘封盖层146(见图12)以在单元区中形成包括比初始状态更薄的第一导电线132C(下文中，称作第一薄导电线132C)、下金属线142A和上金属线144A的线形的多条位线140。上金属线144A和下金属线142A可为或可包括金属导电图案。金属导电图案可包括钨，然而本发明构思不限于此。然后，可在多条位线140上形成多条绝缘封盖线146A。
此外，可通过利用第三光致抗蚀剂图案M3作为蚀刻掩模蚀刻第一导电图案132A(见图12)、下金属层142、上金属层144和绝缘封盖层146而在外围区中形成包括第一导电线132P、下金属线142A和上金属线144A的多个外围栅电极140P，并且多条绝缘封盖线146A可形成在多个外围栅电极140P上。
位线140之一和绝缘封盖线146A之一可形成位多个线结构148之一。
多条位线140和多条绝缘封盖线146A可彼此平行地分别在第二方向(图1中的Y方向)上延伸。多条位线140可包括图1所示的多条位线BL。
在用于形成多条位线140的蚀刻处理中，可通过在垂直于衬底110的主表面的方向上蚀刻直接接触件134A的不与位线140重叠的一部分来形成直接接触件导电图案134B。在一些示例实施例中，直接接触件导电图案134B的上表面的水平可高于第三绝缘图案113A的上表面的水平。
多条位线140可包括由掺杂的多晶硅形成的第一薄导电线132C，但是也可具有相对薄的竖直堆叠结构。多条位线140的从衬底110至顶表面的高度HC1可相对地低于外围栅电极140P中的至少一个的从衬底110至顶表面的高度HC2。
例如，包括多条位线140的多个位线结构148的从衬底110至顶表面的高度HB1可大于外围栅极结构148P的从衬底110至顶表面的高度HB2。
外围栅极绝缘图案可包括第二绝缘图案112P和第四绝缘图案114P。另外，至少一个外围栅电极140P可包括第一导电线132P、下金属线142A和上金属线144A。在一些示例实施例中，如上参照图3所述的，当在第四绝缘图案114P上包括功函数调整图案时，功函数调整图案还可被包括在外围栅极绝缘图案与至少一个外围栅电极140P之间。
外围栅极绝缘图案之一、外围栅电极140P之一和绝缘封盖线146A之一可形成外围栅极结构148P。
外围栅极绝缘层、外围栅电极140P和绝缘封盖线146A可彼此平行地分别在第一方向(图1中的X方向)或者第二方向(图1中的Y方向)上延伸。
这样，包括形成在单元区中的多个位线结构148的第一薄导电线132C的上表面的水平可比形成在外围区中的外围栅极结构148P的第一导电线132P的上表面的水平更低，因此至少一条位线140的从衬底110至顶表面的高度HC1可减小。这有效地减小了由于倾斜缺陷、杂散电场和/或位多个线结构148的后续工艺可在掩埋接触件170(见图14)与至少一个位线140之间出现或存在的寄生电容。会期望外围栅电极140P的高度HC2相对较高，以控制外围栅极结构148P的功函数和/或消耗率。会期望多条位线140中的一条的高度HC1相对较低，以减少在多条位线140中的一条与多个掩埋接触件170中的一个之间的寄生电容和/或杂散电场。
根据本发明构思，半导体装置的可靠性和半导体装置的制造工艺的生产率可提高。
参照图14，可形成包括单元区中的多个位线结构148和外围区中的多个外围栅极结构148P的半导体装置100。
例如，单元区中的多个位线结构148中的每一个或至少一些的两个侧壁可被绝缘间隔件结构150覆盖。多个绝缘间隔件结构150可分别包括第一绝缘间隔件152、第二绝缘间隔件154和第三绝缘间隔件156。在一些示例实施例中，第一绝缘间隔件152、第二绝缘间隔件154和第三绝缘间隔件156中的每一个或至少一些可包括氧化硅层、氮化硅层、氧氮化硅层以及/或者它们的组合。在一些示例实施例中，第一绝缘间隔件152和第三绝缘间隔件156中的每一个或至少一些可包括氧化硅层、氮化硅层、氧氮化硅层以及/或者它们的组合，并且介于第一绝缘间隔件152与第三绝缘间隔件156之间的第二绝缘间隔件154可为或可包括空气间隔件。
多个掩埋的接触孔170H可形成在多条位线140之间。掩埋的接触孔170H中的每一个或者至少一些的内空间可由覆盖多条位线140中的两条相邻的位线140的侧壁的单元有源区118和绝缘间隔件结构150限定。
分别连接至多个单元有源区118的多个掩埋接触件170和多个接合焊盘180可形成在多条位线140之间的多个掩埋的接触孔170H中。多个掩埋接触件170和多个接合焊盘180可分别对应于图1所示的多个掩埋接触件BC和多个接合焊盘LP。
多个掩埋接触件170可在垂直于衬底110的第三方向(图1中的Z方向)上从单元有源区118延伸。多个接合焊盘180可分别排列在多个掩埋接触件170上，并且可在多条位线140上方延伸。多个接合焊盘180可通过多个掩埋接触件170连接至单元有源区118。
接合焊盘180可电连接至多个掩埋接触件170中的至少一个，并且可从掩埋的接触孔170H内部延伸至多个位线结构148的顶部，以与多个位线结构148竖直地重叠。
接合焊盘180可在多条位线140之间的区中沿着垂直于衬底110的主表面的第三方向(图1中的Z方向)延伸，并且可覆盖多条位线140的上表面的至少一部分，以与多条位线140的至少一部分竖直地重叠。
可在多个掩埋接触件170中的至少一个与接合焊盘180之间形成金属硅化物层172。金属硅化物层172可包括(但不限于)硅化钴(CoSi)、硅化镍(NiSi)或者硅化镁(MnSi)。
导电势垒层174可分别形成在接合焊盘180与绝缘间隔件结构150之间以及接合焊盘180与多个位线结构148之间。导电势垒层174中的每一个或至少一个可包括金属、导电金属氮化物以及/或者它们的组合。例如，导电势垒层174可具有Ti/TiN的堆叠结构。
在单元区中，可在多个位线结构148中的至少一个和绝缘间隔件结构150周围形成绝缘层130。绝缘层130可包括氧化硅层、氮化硅层、氧氮化硅层以及/或者它们的组合。
在外围区中，可形成覆盖外围栅极结构148P的侧壁的绝缘间隔件结构250。绝缘间隔件结构250可包括第一绝缘间隔件252、第二绝缘间隔件254和第三绝缘间隔件256。包括在形成在外围区中的第一绝缘间隔件252至第三绝缘间隔件256中的材料可分别与包括在形成在单元区中的第一绝缘间隔件152至第三绝缘间隔件156中的材料相同，并且第一绝缘间隔件252至第三绝缘间隔件256可与第一绝缘间隔件152至第三绝缘间隔件156同时地或共同地形成。
在外围区中，可在外围栅极结构148P和绝缘间隔件结构250周围形成绝缘层230。绝缘层230可包括氧化硅层、氮化硅层、氧氮化硅层以及/或者它们的组合。
可在外围区的绝缘层230上形成掩模图案(未示出)以覆盖除将要形成接触孔270H的区以外的一部分。接着，可通过利用掩模图案作为蚀刻掩模蚀刻绝缘层230的一部分来形成接触孔270H。外围有源区119可通过接触孔270H暴露出来。可与在单元区中形成掩埋的接触孔170H的操作同时地或共同地执行形成接触孔270H的操作。
可形成覆盖接触孔270H的内壁的导电势垒层274。可与在单元区中形成导电势垒层174的操作同时地或共同地执行形成导电势垒层274的操作。导电势垒层274可包括与单元区中的导电势垒层174的材料相同的材料。
可通过在外围区中用导电材料填充导电势垒层274来形成导电线280。可利用相同的材料同时地或共同地形成单元区中的接合焊盘180和外围区中的导电线280。可利用化学气相沉积(CVD)法和/或物理气相沉积(PVD)法形成接合焊盘180和导电线280。在一些示例实施例中，接合焊盘180和导电线280中的每一个或至少一个可包括金属、金属氮化物、导电多晶硅以及/或者它们的组合。例如，接合焊盘180和导电线280中的每一个或至少一个可包括W。
图15至图27是根据本发明构思的另一示例实施例的按照工艺顺序制造半导体装置的方法的示图。
例如，图15至图27的单元区是沿着图1的线A-A'、线B-B'和线C-C'截取的剖视图。此外，图15至图27的外围区是沿着图1的X方向或Y方向截取的剖视图。
在图15至图27中，图2至图14中的相同附图标记指代相同元件，并且为了简明起见，本文将不提供重复描述。
参照图15，第一绝缘层111可形成在衬底110上的单元区中，并且第二绝缘层112可形成在衬底110上的外围区中。然后，第三绝缘层113可形成在单元区中的第一绝缘层111上，并且第四绝缘层114可形成在外围区中的第二绝缘层112上。
可在单元区中形成包括第一绝缘层111和第三绝缘层113的单元绝缘层，并且可在外围区中形成包括第二绝缘层112和第四绝缘层114的外围栅极绝缘层。
在一些示例实施例中，单元绝缘层的上表面的水平可与外围栅极绝缘层的上表面的水平相同。在一些示例实施例中，单元绝缘层的上表面的水平可与外围栅极绝缘层的上表面的水平不同。
接着，第一导电层132可形成在单元绝缘层和外围栅极绝缘层上，以覆盖单元区和外围区二者。例如，第一导电层132可包括掺杂的半导体材料。在一些示例实施例中，第一导电层132可包括掺杂的多晶硅。第一导电层132的厚度H1在单元区和外围区中可为相同的。
然后，牺牲层136可形成在第一导电层132上，以覆盖单元区和外围区二者。牺牲层136可包括相对于第一导电层132具有高蚀刻选择率的材料。例如，牺牲层136可包括氧化硅层、氮化硅层、氧氮化硅层以及/或者它们的组合。
参照图16，可通过执行光刻工艺分别去除形成在单元区中的牺牲层136(见图15)和第一导电层132(见图15)的一些部分以在外围区中形成牺牲图案136A和第一导电图案132A。
例如，可在牺牲层136上涂布光致抗蚀剂，并且通过曝光和显影将光致抗蚀剂图案化，以形成第一光致抗蚀剂图案M1。第一光致抗蚀剂图案M1可将单元区中的牺牲层136的上表面暴露出来。
接着，可通过利用第一光致抗蚀剂图案M1作为蚀刻掩模蚀刻单元区中的牺牲层136和第一导电层132的一些部分来在外围区上形成牺牲图案136A和第一导电图案132A，从而暴露出单元区中的绝缘层113的上表面。然后，可利用灰化工艺和剥离工艺去除第一光致抗蚀剂图案M1。灰化工艺可包括利用氧的等离子体灰化。剥离工艺可包括利用溶液的湿法剥离，所述溶液包括硫酸和/或过氧化氢。可在抑制或减少蚀刻第三绝缘层113的条件下执行第一光致抗蚀剂图案M1的去除处理。
参照图17，可形成与单元区中的第三绝缘层113和外围区中的牺牲图案136A接触的硬掩模层138以覆盖单元区和外围区二者。然后，可在硬掩模层138上形成第二光致抗蚀剂图案M2。
可在硬掩模层138上涂布光致抗蚀剂，并且通过曝光和显影将光致抗蚀剂图案化，以形成第二光致抗蚀剂图案M2。第二光致抗蚀剂图案M2可具有用于部分地暴露出单元区中的硬掩模层138的开口G2。
参照图18，可将硬掩模层138(见图17)的通过第二光致抗蚀剂图案M2(见图17)的开口G2(见图17)暴露的一部分蚀刻，以形成硬掩模图案138A。然后，可利用硬掩模图案138A作为蚀刻掩模来蚀刻第三绝缘层113(见图17)、第一绝缘层111(见图17)和衬底110(见图17)的部分上表面。
结果，可形成暴露出单元区中的衬底110的单元有源区118的直接接触孔DCH。此外，可形成第三绝缘图案113A和第一绝缘图案111A以限定直接接触孔DCH。在一些示例实施例中，直接接触孔DCH的下表面的水平可比衬底110的上表面的水平更低。在一些示例实施例中，可不蚀刻衬底110的部分上表面。
参照图19，可从单元区和外围区二者去除硬掩模图案138A(见图18)。
可利用灰化工艺和剥离工艺去除硬掩模图案138A。灰化工艺可包括利用氧的等离子体灰化。剥离工艺可包括利用溶液的湿法剥离，所述溶液包括硫酸和/或过氧化氢。另外，可在抑制或减少蚀刻第三绝缘图案113A和牺牲图案136A的条件下执行硬掩模图案138A的去除处理。
参照图20，在填充了所有直接接触孔DCH(见图19)以形成直接接触件DC之后，可分别形成第二导电层134以覆盖第三绝缘图案113A和牺牲图案136A的上表面。可随着直接接触件DC的形成而相继或原位地形成第二导电层134。可利用CVD工艺(例如，PECVD工艺)形成第二导电层134并形成直接接触件DC，然而本发明构思不限于此。
例如，第二导电层134可包括掺杂的半导体材料。在一些示例实施例中，第二导电层134可包括掺杂的多晶硅。第二导电层134的厚度H3在单元区和外围区中可为相同的。
第二导电层134可具有这样的形状，其中填充将被连接至单元有源区118的直接接触孔DCH的第一区和均匀地覆盖第三绝缘图案113A的上表面和第一区的上表面的第二区一体化，例如，可同时地或共同地形成填充直接接触孔DCH的第一区和均匀地覆盖第三绝缘图案113A的上表面的第二区，或者所述第一区和所述第二区可以是连续的。
参照图21，可通过光刻工艺去除形成在外围区中的第二导电层134(见图20)的一部分，以在单元区中形成第二导电图案134C。
例如，可在第二导电层134上涂布光致抗蚀剂，并且通过曝光和显影将光致抗蚀剂图案化以形成第三光致抗蚀剂图案M3。第三光致抗蚀剂图案M3可暴露出外围区中的第二导电层134的上表面。
接着，可通过利用第三光致抗蚀剂图案M3作为蚀刻掩模蚀刻外围区中的第二导电层134的一部分以在单元区上形成第二导电图案134C，从而暴露出牺牲图案136A的上表面。然后，可利用灰化工艺和剥离工艺去除第三光致抗蚀剂图案M3。灰化工艺可包括利用氧的等离子体灰化。剥离工艺可包括利用溶液的湿法剥离，所述溶液包括硫酸和/或过氧化氢。
参照图22，可通过完全地蚀刻第二导电图案134C(见图21)的表面以形成包括直接接触件的比初始状态更薄的第二导电图案(下文中，称作第二薄导电图案134D)。
表面蚀刻处理利用回蚀方法(例如，毯式蚀刻法)以及/或者CMP方法留下单元区中的第二薄导电图案134D。牺牲图案136A在表面蚀刻处理中保护外围区中的第一导电图案132A。
可通过表面蚀刻处理从单元区去除第二导电图案134C的上部的一部分，从而可形成厚度小于第二导电图案134C的厚度的第二薄导电图案134D。例如，第二薄导电图案134D的厚度H4可小于第二导电图案134C的厚度H3(见图20)。
参照图23，可从外围区去除第一导电图案132A上的牺牲图案136A(见图22)。
在在单元区中形成第二薄导电图案134D的处理中，外围区可被诸如牺牲图案136A的掩模覆盖，并且可在在单元区中形成第二薄导电图案134D之后从外围区去除牺牲图案136A。
在一些示例实施例中，可通过湿法蚀刻(例如，利用包括氟化氢的溶液的湿法蚀刻)去除牺牲图案136A。可在抑制或减少蚀刻单元区中的第二薄导电图案134D的条件下执行牺牲图案136A的去除工艺。
第二薄导电图案134D可具有这样的形状，其中填充将被连接至单元有源区118的直接接触孔DCH(见图19)的第一区和均匀地覆盖第三绝缘图案113A的上表面和第一区的上表面的第二区一体化，例如，可同时地或共同地形成填充直接接触孔DCH的第一区和均匀地覆盖第三绝缘图案113A的上表面的第二区，或者所述第一区和所述第二区可以是连续的。
结果，外围区中的第一导电图案132A的厚度H1可大于单元区中的第二薄导电图案134D的厚度H4。例如，外围区中的第一导电图案132A的上表面的水平可比单元区中的第二薄导电图案134D的上表面的水平更高。
因此，单元区中的第二薄导电图案134D的第二区可在后续工艺中形成位线141(见图26)的一部分，并且外围区中的第一导电图案132A可包括外围栅极导电图案的至少一部分，并且可形成外围栅极结构141P(见图26)的一部分，并且因此可实现单元区中的多条位线141中的一条位线的竖直下降，同时保持外围区中的外围栅极结构141P的高度不变。
因此，单元区中仅存在第二薄导电图案134D，并且外围区中仅存在第一导电图案132A。在一些示例实施例中，第二薄导电图案134D可包括P和As中的至少一种掺杂剂，其掺杂浓度为约1E19至约1E22原子/cm3，并且第一导电图案132A可包括P、As和B中的至少一种掺杂剂，其掺杂浓度为约1E14至约1E17原子/cm3。可利用随着第二导电层134的沉积而原位沉积的掺杂剂形成第二导电层134。可附加或可替换地，可以将掺杂剂注入第二导电层134。然而，本发明构思不限于此。可以执行包括快速热处理(RPT)工艺的热工艺以将第二导电层134从非晶态转变为多晶硅态以及/或者激活包括在第二导电层134中的掺杂剂。可利用具有不同掺杂浓度的多晶硅分别形成多条位线141中的一条和外围栅电极141P。
参照图24，可形成覆盖单元区中的第二薄导电图案134D并且覆盖外围区中的第一导电图案132A的金属层143。然后，在金属层143上可形成绝缘封盖层146。
在一些示例实施例中，金属层143可为或可包括下金属层142和上金属层144的堆叠结构。图24示出了金属层143具有包括下金属层142和上金属层144的双导电层的堆叠结构，然而，本发明构思不限于此。例如，金属层143可形成为单层或者三层或更多层的堆叠结构。
参照图25，在绝缘封盖层146上可形成第四光致抗蚀剂图案M4。
可在绝缘封盖层146上涂布光致抗蚀剂，并且通过曝光和显影将光致抗蚀剂图案化，以形成第四光致抗蚀剂图案M4。第四光致抗蚀剂图案M4可具有用于部分地暴露出单元区中的绝缘封盖层146的开口G4和用于部分地暴露出外围区中的绝缘封盖层146的开口G4P。
参照图26，可在衬底110上形成单元区中的位线结构149和外围区中的外围栅极结构149P。
例如，可通过利用第四光致抗蚀剂图案M4(见图25)作为蚀刻掩模蚀刻第二薄导电图案134D(见图25)、下金属层142(见图25)、上金属层144(见图25)和绝缘封盖层146(见图25)以在单元区中形成包括比初始状态更薄的第二导电线134E(下文中，称作第二薄导电线134E)、下金属线142A和上金属线144A的线形的多条位线141。然后，可在多条位线141上形成多条绝缘封盖线146A。
此外，可通过利用第四光致抗蚀剂图案M4作为蚀刻掩模蚀刻第一导电图案132A(见图25)、下金属层142、上金属层144和绝缘封盖层146而在外围区中形成包括第一导电线132P、下金属线142A和上金属线144A的线形的多个外围栅电极141P，并且可在多个外围栅电极141P上形成多条绝缘封盖线146A。
多条位线141之一和绝缘封盖线146A之一可形成位线结构149。
多条位线140可具有包括由掺杂的多晶硅形成的直接接触件的第二薄导电线134E，但是也可具有相对薄的竖直堆叠结构。多条位线141的从衬底110至顶表面的高度HC3可相对地低于外围栅电极141P的从衬底110至顶表面的高度HC4。
例如，包括多条位线141的多个位线结构149的从衬底110至顶表面的高度HB3可大于外围栅极结构149P的从衬底110至顶表面的高度HB4。
外围栅极绝缘图案、外围栅电极141P以及绝缘封盖线146A中的至少一个可形成外围栅极结构149P。
因此，包括形成在单元区中的位线结构149的第二薄导电线134E的上表面的水平可比形成在外围区中的外围栅极结构141P的第一导电线132P的上表面的水平更低，并且因此多条位线141中的一条位线的从衬底110至顶表面的高度HC3可减小，或者相对于外围栅电极141P的高度HC4可减小。这有效地减小了可在多个掩埋接触件170(见图27)中的一个与多条位线141中的一条之间由于倾斜缺陷、杂散电场和/或位线结构149的后续工艺而发生或存在的寄生电容。可期望外围栅电极141P的高度HC4相对较高，以控制外围栅极结构149P的功函数和/或消耗率。可期望多条位线141中的一条的高度HC3相对较低，以减少在多条位线141中的一条与多个掩埋接触件170中的一个之间的寄生电容和/或杂散电场。
根据本发明构思，可提高半导体装置的可靠性和半导体装置的制造工艺的生产率。
参照图27，可形成包括单元区中的多个位线结构149和外围区中的多个外围栅极结构149P的半导体装置200。
图28是包括根据本发明构思的示例实施例的半导体装置的系统1000的构造图。
参照图28，系统1000可包括控制器1010、输入/输出装置1020、存储器装置1030、接口1040和总线1050。
系统1000可为或可包括电子系统。系统1000可为或可包括移动系统或用于发送和接收信息的系统。在一些示例实施例中，移动系统可为或可包括便携式计算机(PC)、网络平板、移动电话、数字音乐播放器或者存储卡。
对系统1000的可执行程序进行控制的控制器1010可由微处理器、数字信号处理器、微控制器或相似的装置形成。
输入/输出装置1020可用于输入和输出系统1000的数据。系统1000可通过利用输入/输出装置1020连接至外部装置，例如，PC或网络，并且可与外部装置交换数据。例如，输入/输出装置1020可为或可包括触摸垫、键盘或显示器。
存储器装置1030可存储用于控制器1010的操作的数据，或者在控制器1010中处理的数据。存储器装置1030可包括根据上述本发明构思的示例实施例的半导体装置100和200中的任一个。
接口1040可为或可包括系统1000与外部装置之间的数据传输路径。控制器1010、输入/输出装置1020、存储器装置1030和接口1040可通过总线1050彼此通信。
虽然已经具体地示出并且参照本发明构思的示例实施例描述了本发明构思，应该理解，可在不脱离以下权利要求的精神和范围的情况下作出各种形式和细节上的改变。

Claims (17)

1.一种半导体装置，包括：
衬底，其包括单元有源区和外围有源区；
直接接触件，其排列在形成于所述衬底上的单元绝缘图案上，并且连接至所述单元有源区；
位线结构，其包括与所述直接接触件的侧表面接触的薄导电图案；以及
外围栅极结构，其位于所述外围有源区，所述外围栅极结构包括外围栅极绝缘图案和外围栅极导电图案的堆叠结构，
其中，所述薄导电图案包括第一材料，并且所述外围栅极导电图案包括所述第一材料，所述薄导电图案是经过蚀刻处理而变薄的导电图案，
所述薄导电图案的上表面的水平比所述外围栅极导电图案的上表面的水平更低，并且
所述位线结构包括所述薄导电图案上的金属导电图案和绝缘封盖层，并且所述外围栅极结构包括所述外围栅极导电图案上的金属导电图案和绝缘封盖层，所述位线结构的金属导电图案的顶表面的水平比所述外围栅极结构的金属导电图案的顶表面的水平更低。
2.根据权利要求1所述的半导体装置，其中，
所述直接接触件包括具有第一掺杂浓度的第二半导体材料，并且所述薄导电图案包括具有第二掺杂浓度的第三半导体材料。
3.根据权利要求2所述的半导体装置，其中，
所述直接接触件包括磷(P)和砷(As)中的至少一种掺杂剂，其掺杂浓度为1E19至1E22原子/cm3，并且
所述薄导电图案包括P、As和硼(B)中的至少一种掺杂剂，其掺杂浓度为1E14至1E17原子/cm3。
4.根据权利要求1所述的半导体装置，其中，
所述薄导电图案包括具有至少一种第一掺杂剂的第一半导体材料，并且所述外围栅极导电图案包括具有所述至少一种第一掺杂剂的所述第一半导体材料，并且所述至少一种第一掺杂剂在所述薄导电图案中的掺杂浓度等于所述至少一种第一掺杂剂在所述外围栅极导电图案中的掺杂浓度。
5.根据权利要求1所述的半导体装置，其中，
所述单元绝缘图案的上表面的水平等于所述外围栅极绝缘图案的上表面的水平。
6.根据权利要求1所述的半导体装置，其中，
所述直接接触件的上表面的水平等于所述薄导电图案的上表面的水平。
7.根据权利要求1所述的半导体装置，其中，
所述直接接触件的上表面的水平比所述外围栅极导电图案的上表面的水平更低。
8.根据权利要求1所述的半导体装置，其中，
所述位线结构的上表面的水平比所述外围栅极结构的上表面的水平更低。
9.一种半导体装置，包括：
衬底，其包括单元有源区和外围有源区；
单元绝缘图案，其位于所述单元有源区中，所述单元绝缘图案包括直接接触孔；
薄导电图案，在所述薄导电图案中，填充所述直接接触孔的第一区与均匀地覆盖所述单元绝缘图案的上表面和所述第一区的上表面的第二区连续；
位线，其包括所述第二区并且在所述单元有源区中在一个方向上延伸；以及
外围栅电极，其位于所述外围有源区中并且包括外围栅极导电图案，
其中，所述薄导电图案是经过蚀刻处理而变薄的导电图案，
所述位线的顶表面的水平比所述外围栅电极的顶表面的水平更低，并且
所述位线包括所述第二区上的金属导电图案和绝缘封盖层，并且所述外围栅电极包括所述外围栅极导电图案上的金属导电图案和绝缘封盖层，所述位线的金属导电图案的顶表面的水平比所述外围栅电极的金属导电图案的顶表面的水平更低。
10.根据权利要求9所述的半导体装置，其中，
所述单元绝缘图案的上表面的水平等于所述第一区的上表面的水平。
11.根据权利要求9所述的半导体装置，其中，
所述薄导电图案包括半导体材料，该半导体材料包括磷(P)和砷(As)中的至少一种掺杂剂，该掺杂剂的掺杂浓度为1E19至1E22原子/cm3，并且
所述外围栅极导电图案包括半导体材料，该半导体材料包括P、As和硼(B)中的至少一种掺杂剂，该掺杂剂的掺杂浓度为1E14至1E17原子/cm3。
12.根据权利要求9所述的半导体装置，还包括：
外围栅极绝缘图案和功函数控制图案，其位于所述衬底与所述外围栅极导电图案之间。
13.一种半导体装置，包括：
衬底；
外围栅极区，其包括所述衬底上的外围栅极结构，所述外围栅极结构具有上表面，并且具有从所述衬底的表面至所述外围栅极结构的上表面的第一高度；
单元阵列区，其包括位线结构，所述位线结构具有从所述衬底的所述表面至所述位线结构的上表面的第二高度，所述第二高度比所述第一高度更低；以及
掩埋接触件，其位于所述衬底中，所述掩埋接触件包括连接至所述位线结构的侧部，并且
其中，所述位线结构包括薄导电图案上的金属导电图案和绝缘封盖层，并且所述外围栅极结构包括外围栅极导电图案上的金属导电图案和绝缘封盖层，所述位线结构的金属导电图案的顶表面的水平比所述外围栅极结构的金属导电图案的顶表面的水平更低，并且
所述薄导电图案是经过蚀刻处理而变薄的导电图案。
14.根据权利要求13所述的半导体装置，还包括：
动态随机存取存储器。
15.根据权利要求13所述的半导体装置，其中，所述外围栅极结构包括栅极，所述栅极构造为感测包括在所述位线结构中的位线上的电荷。
16.根据权利要求13所述的半导体装置，其中，所述外围栅极结构包括栅极，所述栅极构造为控制字线的电压。
17.一种系统，包括：
总线；
控制器，其构造为在所述总线上进行通信，并且构造为控制可执行程序；以及
根据权利要求13所述的半导体装置。
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