CN111430231A - 一种平坦化方法及半导体器件 - Google Patents

一种平坦化方法及半导体器件 Download PDF

Info

Publication number
CN111430231A
CN111430231A CN202010439036.5A CN202010439036A CN111430231A CN 111430231 A CN111430231 A CN 111430231A CN 202010439036 A CN202010439036 A CN 202010439036A CN 111430231 A CN111430231 A CN 111430231A
Authority
CN
China
Prior art keywords
dielectric layer
step part
layer
planarization method
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010439036.5A
Other languages
English (en)
Inventor
金光复
张月
杨涛
卢一泓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Zhenxin Beijing Semiconductor Co Ltd
Original Assignee
Institute of Microelectronics of CAS
Zhenxin Beijing Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS, Zhenxin Beijing Semiconductor Co Ltd filed Critical Institute of Microelectronics of CAS
Priority to CN202010439036.5A priority Critical patent/CN111430231A/zh
Publication of CN111430231A publication Critical patent/CN111430231A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开一种平坦化方法及半导体器件，涉及集成电路技术领域，以解决平坦化过程中台阶处的表面出现高度差或凹坑的问题。所述平坦化方法，包括：提供一衬底，衬底包括周边区域和存储区域；周边区域低于存储区域形成台阶状表面；在衬底上形成介质层，介质层与衬底共形，位于存储区域上的介质层形成高台阶部，位于周边区域上的介质层形成低台阶部；在介质层的低台阶部上形成保护层；对介质层的高台阶部进行预处理，获得预处理面，预处理面与介质层的低台阶部上表面平齐；去除保护层，对预处理面和介质层的低台阶部表面进行平坦化。所述半导体器件包括上述技术方案所提的。本发明提供的平坦化方法及半导体器件用于集成电路技术领域。

Description

一种平坦化方法及半导体器件
技术领域
本发明涉及集成电路技术领域，尤其涉及一种平坦化方法及半导体器件。
背景技术
半导体集成电路的生产过程中必须多次进行平坦化制作工艺，例如化学机械平坦化(Chemical Mechanical Planarization，CMP)或回蚀刻制作工艺等，来为后续的制作工艺步骤提供平坦的制作工艺面。
然而在采用CMP平坦化操作过程中，由于CMP工艺需要在高压高速条件下进行，对于平坦化制作工艺的表面均匀度要求越来越严苛。尤其如果衬底面上各区域的图形凸起高度差越大，采用CMP消除高度差时，去除高台阶区域的同时，低台阶区域也会被去除。由于CMP消除高度差异的局限，因此不能完全实现平坦化，导致平坦化后还会在区域交界处出现高度差，并产生凹坑。而高度差或凹坑会影响后续光刻工艺，使光刻时产生散焦，影响光刻的精确度。并且凹坑内还可能形成金属掺杂，影响半导体器件的性能故障。
发明内容
本发明的目的在于提供一种平坦化方法及半导体体器件，用于防止平坦化后表面出现高度差或凹坑，提高制作半导体器件的精度和半导体器件的性能。
为了实现上述目的，本发明提供如下技术方案：
一种平坦化方法，包括：提供一衬底，衬底包括周边区域和存储区域；周边区域低于存储区域形成台阶状表面；在衬底上形成介质层，介质层与衬底共形，位于存储区域上的介质层形成高台阶部，位于周边区域上的介质层形成低台阶部；在介质层的低台阶部上形成保护层；对介质层的高台阶部进行预处理，获得预处理面，预处理面与介质层的低台阶部上表面平齐；去除保护层，对预处理面和介质层的低台阶部表面进行平坦化。
与现有技术相比，本发明提供的平坦化方法中，通过先在介质层的低台阶部形成保护层。在保护层的作用下，对介质层的高台阶部进行预处理时，介质层的低台阶部可以不被处理，这样在平坦化前，可以使介质层的预处理面与介质层的低台阶部的表面在同一平面，也就是介质层的阶梯状表面被平面化。在去除介质层的低台阶部上的保护层后，可以得到表面为平面结构的介质层。对介质层的平面结构的表面在高压高速条件下进行平坦化时，可以避免在原来的台阶处形成高度差以及凹坑，从而提高后续光刻的精确度，并提高半导体器件的性能。
本发明还提供一种半导体器件，包括采用上述平坦化方法制备得到的半导体器件。
与现有技术相比，本发明提供的半导体器件的有益效果与上述技术方案用于制备该半导体器件的平坦化方法的有益效果相同，此处不做赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1至图6为本发明实施例中半导体器件的平坦化方法流程图。
附图标记：
100-衬底；101-周边区域；102-存储区域；110-介质层；111-低台阶面；112-高台阶面；113-预处理面；120-保护层。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
半导体集成电路的生产过程中，例如包含具有外围特征(例如，控制电路)的周边区域及具有阵列特征(例如，存储器单元)的存储区域的半导体装置在制备过程中，由于周边区域和存储区域之间存在台阶化结构，通常需要通过化学机械平坦化(CMP)对周边区域及存储区域进行平坦化。然而由于周边区域及阵列区域的图形密度差异较大，且两个区域的高度差也较大，在进行平坦化后，会在周边区域及阵列区域之间产生高度差以及凹坑，从而影响后续光刻工艺的精确度及半导体器件的性能稳定性。
针对上述问题，本发明实施例提供了一种平坦化方法，通过对台阶结构的衬底表面先进行预处理，使台阶结构表面平面化后，再进行平坦化处理，从而可以避免平坦化后在衬底表面出现高度差或凹坑，以提高后续工艺中光刻的精确度，并可以提高半导体器件的性能稳定性。
本发明实施例提供一种平坦化方法。该平坦化方法可以应用于集中电路中。请参考图1，本发明实施例提供平坦化方法，包括：提供一衬底100。应理解，衬底100中可能已预先通过存储器制作工艺形成多个存储区域和周边区域，其中存储区域包括有源区、字线、位线(bit line)和掩埋接触等元件或结构，周边区域包括栅极结构、栅极结构的控制元件等元件或结构。应理解，当衬底中包括上述存储区域和周边区域时，在图中，存储区域102以衬底100的高台阶区域来代表，周边区域101以衬底100的低台阶区域来代表。周边区域101和存储区域102使衬底的表面形成台阶状表面。还需要说明的是，衬底100例如可以是体硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅锗衬底。
如图1所示，为了对衬底100内的元件或结构进行保护，衬底100的表面还可以根据需要形成介质层110，当衬底表面具有介质层110时，应理解介质层110的表面形状与衬底100的表面形状应该共形，也就是在衬底的存储区域102形成的介质层110为高台阶部112，在衬底的周边区域101形成的介质层110为低台阶部111，低台阶部111和高台阶部112使介质层110的表面形成台阶状表面。上述低台阶部111与上述高台阶部112的高度差可以选择为1000埃至3000埃。还应理解，此时，对衬底100表面的后续的处理工艺均应在介质层110上进行。本发明实施例中以在衬底100表面形成介质层110为例进行后续工艺的说明。
为了使介质层110的高台阶部112的表面与低台阶部111的表面处于同一平面，可以对高台阶部112进行预处理。而为了防止在预处理过程中，对低台阶部111产生影响，需要先在低台阶部111上形成保护层120。例如，如图2所示，保护层120可以通过蒸镀、溅射或沉积材料层等的方式直接形成在低台阶部111上。再例如，如图3至图4所示，保护层120还可以采用以下方式形成：在介质层110的高台阶部和低台阶部同时覆盖材料层，并使形成的材料层的表面处于同一平面。然后再以介质层的高台阶部112的表面为终止层，对形成的材料层进行平坦化处理和/或刻蚀，将高台阶部112表面的保护层全部去除，最终获得形成在低台阶部111的保护层120。应理解，在高台阶部112和低台阶部111同时覆盖材料层，同样可以采用蒸镀、溅射或沉积材料的方式来形成。此外，最终在低台阶部111形成的保护层120的材料厚度可以为500埃至2000埃。
需要说明的是，上述保护层120的材料可以选择为碳成分含量为60wt％至90wt％的有机化合物旋涂硬掩膜(SOH膜)。选择该组分的SOH膜，可以使保护层120的材料与介质层的材料具有更好的选择刻蚀比。当然，保护层120的材料也可以选择其它与介质层的材料具有选择刻蚀比的材料，以实际应用为准。
在低台阶部111形成保护层120后，可以对介质层的高台阶部112进行预处理，以使预处理后获得的预处理面113与介质层的低台阶部111的表面处在同一平面。图5示出了对介质层的高台阶部112进行预处理后得到的预处理面113与低台阶部111的表面处在同一平面的结构示意图。应理解，由于在低台阶部111的表面形成的保护层120的材料与介质层的材料具有刻蚀选择比，可以通过选择具有刻蚀选择性的气体对介质层的高台阶部112的材料进行干法和/或湿法刻蚀，刻蚀后残留的介质层形成预处理面113。需要说明的是，残留的介质层对应预处理面113的位置的厚度可以为500埃至10000埃。该厚度的介质层在进行后续平坦化时，可以对衬底内的元件起到很好的保护作用。通过对介质层110的高台阶部112进行上述预处理，可以使介质层110的阶梯状表面被平面化，从而在平坦化前，获得表面为平面的介质层110。
通过上述工艺对介质层的高台阶部112的表面进行预处理后，获得的预处理面113与介质层的低台阶部111的表面处于同一平面，此时需要再将介质层的低台阶部111的表面的保护层120进行去除。图6示出了去除保护层后的半导体器件结构示意图。通过将低台阶部111的表面的保护层120进行去除，可以获得表面为平面结构的介质层110。而低台阶部111表面的保护层120的去除方式可以采用干法刻蚀和/或湿法刻蚀的方式进行去除。
去除保护层120后，再对介质层110的平面结构的表面进行平坦化处理。对介质层110的平面结构的表面在高压高速条件下进行平坦化时，可以避免在原来的台阶处形成高度差以及凹坑，从而提高后续光刻的精确度，并提高半导体器件的性能。
本发明实施例还提供一种半导体器件，包括：采用上述平坦化方法制备得到的半导体器件。
与现有技术相比，本发明实施例提供的半导体器件的有益效果与上述实施例中提供的平坦化方法的有益效果相同，在此不做赘述。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (9)

1.一种平坦化方法，其特征在于，包括：
提供一衬底，所述衬底包括周边区域和存储区域；所述周边区域低于所述存储区域形成台阶状表面；
在所述衬底上形成介质层，所述介质层与所述衬底共形，位于所述存储区域上的介质层形成高台阶部，位于所述周边区域上的介质层形成低台阶部；
在所述介质层的低台阶部上形成保护层；
对所述介质层的高台阶部进行预处理，获得预处理面，所述预处理面与所述介质层的低台阶部上表面平齐；
去除所述保护层，对所述预处理面和所述介质层的低台阶部表面进行平坦化。
2.根据权利要求1所述的平坦化方法，其特征在于，所述在所述介质层的低台阶部上形成保护层包括：
在所述介质层上形成覆盖所述介质层的材料层，所述材料层的表面处于同一平面；
以所述介质层的高台阶部的上表面为终止层，对所述材料层进行平坦化处理和/或刻蚀，获得形成在所述介质层的低台阶部上的保护层。
3.根据权利要求1或2所述的平坦化方法，其特征在于，所述保护层位于所述介质层上的材料厚度为500埃至2000埃。
4.根据权利要求1所述的平坦化方法，其特征在于，所述对所述介质层的高台阶部进行预处理，获得预处理面包括：
在所述保护层的保护下，去除部分介质层的高台阶部，使得残留的介质层的表面形成所述预处理面。
5.根据权利要求4所述的平坦化方法，其特征在于，所述残留的介质层对应所述预处理面的位置的厚度为500埃至10000埃。
6.根据权利要求1所述的平坦化方法，其特征在于，所述对所述介质层的高台阶部进行预处理时，所述介质层的刻蚀选择比大于所述保护层的刻蚀选择比。
7.根据权利要求1所述的平坦化方法，其特征在于，所述保护层为有机化合物形成的旋涂硬掩膜，所述旋涂硬掩膜含碳量为60wt％～90wt％。
8.根据权利要求1所述的平坦化方法，其特征在于，所述周边区域和所述存储区域的高度差为1000埃至3000埃。
9.一种半导体器件，包括权利要求1～8任一所述的平坦化方法制备得到的半导体器件。
CN202010439036.5A 2020-05-21 2020-05-21 一种平坦化方法及半导体器件 Pending CN111430231A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010439036.5A CN111430231A (zh) 2020-05-21 2020-05-21 一种平坦化方法及半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010439036.5A CN111430231A (zh) 2020-05-21 2020-05-21 一种平坦化方法及半导体器件

Publications (1)

Publication Number Publication Date
CN111430231A true CN111430231A (zh) 2020-07-17

Family

ID=71552960

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010439036.5A Pending CN111430231A (zh) 2020-05-21 2020-05-21 一种平坦化方法及半导体器件

Country Status (1)

Country Link
CN (1) CN111430231A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117855037A (zh) * 2024-03-07 2024-04-09 合肥晶合集成电路股份有限公司 一种半导体结构及其制备方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0744766A2 (en) * 1995-04-28 1996-11-27 International Business Machines Corporation Two-step chemical mechanical polish surface planarization technique
CN1148264A (zh) * 1995-06-20 1997-04-23 现代电子产业株式会社 半导体器件薄膜的平面化方法
KR20000003962A (ko) * 1998-06-30 2000-01-25 김영환 반도체 소자의 평탄화 방법
KR20000032254A (ko) * 1998-11-13 2000-06-05 윤종용 반도체 집적회로의 트렌치 소자분리 방법
CN101546693A (zh) * 2008-03-28 2009-09-30 三星电子株式会社 半导体装置精细构图方法
CN102543714A (zh) * 2010-12-27 2012-07-04 中国科学院微电子研究所 提高打开多晶栅顶化学机械平坦化工艺均匀性的方法
CN107017161A (zh) * 2017-05-31 2017-08-04 上海华力微电子有限公司 一种减小sti‑cmp过程中碟型凹陷的方法
CN108206181A (zh) * 2016-12-20 2018-06-26 三星电子株式会社 半导体装置
CN109524400A (zh) * 2017-09-18 2019-03-26 三星电子株式会社 包括电容器结构的半导体器件及制造其的方法
CN110021520A (zh) * 2017-12-26 2019-07-16 三星电子株式会社 制造集成电路器件的方法
CN110041286A (zh) * 2019-05-10 2019-07-23 福建泓光半导体材料有限公司 一种硬掩膜单体和组合物及图案形成方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0744766A2 (en) * 1995-04-28 1996-11-27 International Business Machines Corporation Two-step chemical mechanical polish surface planarization technique
CN1148264A (zh) * 1995-06-20 1997-04-23 现代电子产业株式会社 半导体器件薄膜的平面化方法
KR20000003962A (ko) * 1998-06-30 2000-01-25 김영환 반도체 소자의 평탄화 방법
KR20000032254A (ko) * 1998-11-13 2000-06-05 윤종용 반도체 집적회로의 트렌치 소자분리 방법
CN101546693A (zh) * 2008-03-28 2009-09-30 三星电子株式会社 半导体装置精细构图方法
CN102543714A (zh) * 2010-12-27 2012-07-04 中国科学院微电子研究所 提高打开多晶栅顶化学机械平坦化工艺均匀性的方法
CN108206181A (zh) * 2016-12-20 2018-06-26 三星电子株式会社 半导体装置
CN107017161A (zh) * 2017-05-31 2017-08-04 上海华力微电子有限公司 一种减小sti‑cmp过程中碟型凹陷的方法
CN109524400A (zh) * 2017-09-18 2019-03-26 三星电子株式会社 包括电容器结构的半导体器件及制造其的方法
CN110021520A (zh) * 2017-12-26 2019-07-16 三星电子株式会社 制造集成电路器件的方法
CN110041286A (zh) * 2019-05-10 2019-07-23 福建泓光半导体材料有限公司 一种硬掩膜单体和组合物及图案形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117855037A (zh) * 2024-03-07 2024-04-09 合肥晶合集成电路股份有限公司 一种半导体结构及其制备方法
CN117855037B (zh) * 2024-03-07 2024-06-04 合肥晶合集成电路股份有限公司 一种半导体结构及其制备方法

Similar Documents

Publication Publication Date Title
US20060017093A1 (en) Semiconductor devices with overlapping gate electrodes and methods of fabricating the same
KR102545872B1 (ko) 더미 게이트 없이 패터닝하는 방법
US11217746B2 (en) Ion beam etching fabricated sub 30nm Vias to reduce conductive material re-deposition for sub 60nm MRAM devices
US11502001B2 (en) Semiconductor device with self-aligned vias
JPH09107028A (ja) 半導体装置の素子分離方法
US8546177B2 (en) Methods of manufacturing phase-change memory device and semiconductor device
US10991702B2 (en) Semiconductor device and method of preparing the same
US7846825B2 (en) Method of forming a contact hole and method of manufacturing a semiconductor device having the same
CN111430231A (zh) 一种平坦化方法及半导体器件
KR100811265B1 (ko) 반도체 소자의 랜딩 플러그 컨택 형성 방법
US20200144205A1 (en) Semiconductor device, semiconductor device assembly and method for manufacturing semiconductor device assembly
US7560370B2 (en) Method for manufacturing semiconductor device
US20150380250A1 (en) Semiconductor contacts and methods of fabrication
KR100876806B1 (ko) 이중 패터닝 기술을 이용한 반도체 소자의 트랜지스터 형성방법
CN116322034A (zh) 半导体结构的制造方法
KR100427153B1 (ko) 반도체 장치의 제조 방법
US11875994B2 (en) Method for preparing semiconductor device structure with features at different levels
US11798837B2 (en) Methods for forming openings in conductive layers and using the same
US20230223260A1 (en) Method for preparing semiconductor device structure having features of different depths
US20230395388A1 (en) Method for manufacturing semiconductor device
US20230395387A1 (en) Method for manufacturing semiconductor device
US20240304444A1 (en) Method for preparing semiconductor device structure having features of different depths
US20120220120A1 (en) Method for fabricating buried bit line in semiconductor device
US20100015803A1 (en) Method for fabricating semiconductor device using dual damascene process
KR19990060819A (ko) 반도체 소자의 금속 배선 형성 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20200717