KR100811265B1 - 반도체 소자의 랜딩 플러그 컨택 형성 방법 - Google Patents

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Abstract

본 발명의 반도체 소자의 랜딩 플러그 컨택 형성 방법은,패턴 밀도가 상대적으로 큰 제1 영역 및 패턴 밀도가 상대적으로 작은 제2 영역을 갖는 반도체 기판 상에 층간절연막에 의해 분리된 게이트 도전막 및 하드마스크막을 구비한 게이트 스택을 형성하는 단계와, 제1 영역을 노출시키는 베리어막을 이용하여 이온 주입 공정을 수행하는 단계와, 제1 영역 내의 층간 절연막 일부를 제거하여 제1 영역의 게이트 스택 사이에서 반도체 기판을 노출시키는 랜딩 플러그 컨택홀을 형성하는 단계와, 제1 영역 및 제2 영역 전면에 랜딩 플러그 컨택용 물질막을 형성하는 단계와, 그리고 랜딩 플러그 컨택용 물질막을 평탄화하여 콘택 플러그를 형성하는 단계를 포함한다.
랜딩 플러그, CMP, 평탄화, 연마율

Description

반도체 소자의 랜딩 플러그 컨택 형성 방법 {Method of fabricating the landing plug contact in semicondutor device}
도 1 내지 도 4는 본 발명에 따른 반도체 소자의 랜딩 플러그 컨택 형성 방법을 설명하기 위해 나타내 보인 도면들이다.
본 발명은 반도체 소자의 랜딩 플러그 컨택 형성 밥법에 관한 것으로, 패턴 밀도 차이로 인한 연마율의 차이를 개선한 반도체 소자의 랜딩 플러그 컨택 형성 방법에 관한 것이다.
최근 반도체 소자의 회로 선폭이 점차 미세화됨에 따라 반도체 소자의 셀 영역에는 점점 더 조밀하게 패턴이 형성되고 있다. 이에 따라 후속 평탄화 공정 수행시 패턴이 밀집된 지역과 그렇지 않은 지역, 예를 들어 셀 영역 및 주변 영역으로 구분되어 평탄화 정도 차이가 발생한다. 즉, 화학적 기계적 평탄화 방법을 이용하여 평탄화 공정을 진행하는 경우 특히, 랜딩 플러그 컨택을 형성하는 과정에서 게이트 패턴이 고밀도로 이루어져 연마율(removal rete)이 느린 셀 영영과 게이트 패턴이 저밀도로 이루어져 연마율이 빠른 주변 영역에 있어서 연마율 차이가 발생한 다. 다시 말하면 랜딩 플러그의 평탄화 공정 수행시 셀 영역의 게이트 하드마스크막이 노출될 때까지 평탄화 공정을 수행하는 경우, 셀 영역의 랜딩 플러그 컨택 물질막 및 하드마스크막이 제거되는 속도보다 주변영역의 랜딩 플러그 컨택 물질막 및 하드마스크막이 제거되는 속도가 빠르다. 이에 따라 셀 영역을 타겟으로 평탄화 공정을 수행하면 주변 영역은 더 빠른 연마율로 인해 주변 영역의 하드 마스크막이 더 많이 제거된다. 더욱이 주변 영역에 기존의 연마율을 넘는 오버 연마(over polsihing)가 발생하여 하드마스크막 하부의 게이트 금속막이 노출되는 문제가 발생한다. 이러한 연마율 차이로 인해 셀 영역의 제거되지 않는 하드마스크막과 주변영역의 하드마스크막의 단차를 없애기 위한 후속 과정이 필요하다. 따라서 이러한 문제점이 해결되지 않는 상태에서 후속 공정을 진행하면 빠른 리플레시(reflash) 특성 및 고집적 소자를 구현하는데 있어서 많은 문제점이 발생한다.
본 발명이 이루고자 하는 기술적 과제는, 게이트 패턴의 밀도차에 의해 연마율의 차이를 나타내는 랜딩 플러그 컨택 형성시 연마율의 차이를 없애 소자의 특성을 향상시키는 반도체 소자의 랜딩 플러그 컨택 형성 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 랜딩 플러그 컨택 형성 방법은, 패턴 밀도가 상대적으로 큰 제1 영역 및 패턴 밀도가 상대적으로 작은 제2 영역을 갖는 반도체 기판 상에 층간절연막에 의해 분리된 게이트 도전막 및 하드마스크막을 구비한 게이트 스택을 형성하는 단계; 상기 제1 영역 을 노출시키는 베리어막을 이용하여 이온 주입 공정을 수행하는 단계; 상기 제1 영역 내의 층간 절연막 일부를 제거하여 상기 제1 영역의 게이트 스택 사이에서 반도체 기판을 노출시키는 랜딩 플러그 컨택홀을 형성하는 단계; 상기 제1 영역 및 제2 영역 전면에 랜딩 플러그 컨택용 물질막을 형성하는 단계; 및 상기 랜딩 플러그 컨택용 물질막을 평탄화하여 콘택 플러그를 형성하는 단계를 포함한다.
상기 하드마스크막은 질화막으로 형성하는 것이 바람직하다.
상기 이온 주입은 실리콘 이온 또는 게르마늄 이온을 이용하여 수행하는 것이 바람직하다.
상기 이온 주입은 0.1 내지 10 Kev의 주입에너지로 수행하는 것이 바람직하다.
상기 평탄화는 화학적 기계적 평탄화 방법을 사용하여 수행하는 것이 바람직하다.
상기 평탄화를 수행한 후에 급속 어닐링 공정을 수행하는 단계를 더 포함할 수 있다.
상기 급속 어닐링 공정은 1 내지 120초 사이에서 수행하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1 내지 도 4는 본 발명에 따른 반도체 소자의 랜딩 플러그 컨택 형성 방법을 설명하기 위하여 나타내 보인 도면들이다.
도 1에 도시된 바와 같이, 소자 분리막(110) 및 활성영역을 갖는 반도체 기판(100) 상에 게이트 스택(120)을 형성한다. 상기 반도체 기판(100)은 게이트 패턴 밀도가 상대적으로 큰 셀 영영(200)과 게이트 패턴 밀도가 상대적으로 작은 주변 영역(210)으로 구분된다. 게이트 스택(120)은 게이트 도전막 패턴(121), 게이트 하드마스크막 패턴(122)으로 이루어진다. 비록 도면에는 나타내지는 않았지만, 반도체 기판(100)과 게이트 스택(120) 사이에는 게이트 절연막(미도시)이 배치된다. 게이트 도전막 패턴(121)은 폴리 실리콘막 패턴 및 금속막/금속실리사이드막 패턴으로 이루어질 수 있으며 게이트 하드마스막 패턴(122)은 질화막으로 이루어진다. 다음에 게이트 스택(120)이 형성된 반도체 기판(100) 상에 게이트 스페이서 버퍼 절연막 및 게이트 스페이서 질화막을 증착/식각 하여 상기 게이트 스택(120) 측벽을 보호하는 게이트 스페이서(130)를 형성한다. 다음에 셀 영역(200) 및 주변 영역(210)의 게이트 스택(120) 사이를 층간 절연막(140)으로 채운 후 평탄화 공정을 수행하여 게이트 전극을 분리시켜 게이트 하드마스크막을 노출시킨다.
도 2에 도시된 바와 같이. 게이트의 하드마스크막이 노출된 반도체 기판(100)의 주변 영역(210) 위에 마스크 패턴(PR)을 사용하여 셀 영역(200)의 반도체 기판(100)을 오픈시킨다. 다음에, 오픈된 셀 영역(200)의 게이트 하드마스크막 패턴(122) 및 층간절연막(140) 상부에 이온을 주입한다. 이온 주입은 0.1 내지 10 kev의 주입 에너지에서 수행하여 실리콘 이온 또는 게르마늄 이온을 사용한다, 이 이온주입으로 의해, 셀 영역(200) 내의 게이트 스택(120)의 하드마스크막 패턴(122) 표면을 약화시킨다.
도 3에 도시된 바와 같이, 통상의 자기 정렬 콘택(SAC; Self Align Contact) 공정을 수행하여 셀 영역(200) 내의 층간 절연막(140) 일부를 제거하여, 반도체 기판(100)의 일부가 노출되는 랜딩 프러그 콘택 홀이 형성된다. 다음에 셀 영역(200) 및 주변 영역(210) 전면에 랜딩 플러그 컨택용 물질막(150)을 증착한다. 랜딩 플러그 컨택용 물질막(150)은 폴리 실리콘막으로 이루어질 수 있다.
도 4에 도시된 바와 같이, 랜딩 플러그 컨택 물질막(150)이 형성된 결과물 전면에 화학적 기계적 평탄화(CMP:Chemical Mechanical Planarization)방법을 수행하여 평탄화를 진행한다. 이때 셀 영역(200)의 게이트 하드마스크막 패턴(122)을 타겟으로 하여 하드마스크막 패턴(123)이 드러나도록 화학적 기계적 평탄화 방법을 진행한다. 이 평탄화 공정 수행시 셀 영역(200)의 하드마스크막(122)표면은 이온 주입으로 약해졌기 때문에 연마율이 빨라져 주변 영역(210)과 동시에 평탄화된다. 이로 인해 셀 영역(200)을 기준으로 평탄화를 수행하더라도 셀 영역(200)의 빠른 연마율로 인해 주변 영역(210)에서의 오버 연마 현상을 방지한다. 또한 연마율 차이로 인해 발생하던 셀 영역(200)의 하드마스크막 패턴(1220과 주변영역(210)의 하드마스크막 패턴(122)의 단차가 없어진다. 이어서 평탄화 과정이 완료된 결과물 전면에 급속 어닐링 공정을 수행한다. 급속 어닐링 공정은 1 내지 120초 사이에서 진행한다. 이 어닐링에 의해 저에너지 이온을 주입함으로써 손상된 격자가 치유되며, 하드마스크막 패턴의 특성이 회복될 뿐더러 평탄화 공정 수행시 발생되는 파티 클(paticle)도 또한 제거된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내 에서 당분야의 통상의 지식을 가진 자에 의해 여러가지 변형이 가능함은 당연하다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 랜딩 플러그 컨택 형성 방법은, 패턴 밀도 차이에 의한 연마율 차이를 없애 셀 영역과 주변 영역의 연마율을 균일하게 맞추어 정밀한 평탄화 및 공정 마진을 확보하여 생산성의 향상을 제공한다.

Claims (7)

  1. 패턴 밀도가 상대적으로 큰 제1 영역 및 패턴 밀도가 상대적으로 작은 제2 영역을 갖는 반도체 기판 상에 층간절연막에 의해 분리된 게이트 도전막 및 하드마스크막을 구비한 게이트 스택을 형성하는 단계;
    상기 제1 영역을 노출시키는 베리어막을 이용하여 이온 주입 공정을 수행하는 단계;
    상기 제1 영역 내의 층간 절연막 일부를 제거하여 상기 제1 영역의 게이트 스택 사이에서 반도체 기판을 노출시키는 랜딩 플러그 컨택홀을 형성하는 단계;
    상기 제1 영역 및 제2 영역 전면에 랜딩 플러그 컨택용 물질막을 형성하는 단계; 및
    상기 랜딩 플러그 컨택용 물질막을 평탄화하여 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 랜딩 플러그 컨택 형성 방법.
  2. 제1항에 있어서,
    상기 하드마스크막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 컨택 형성 방법.
  3. 제1항에 있어서,
    상기 이온 주입은 실리콘 이온 또는 게르마늄 이온을 이용하여 수행하는 것 을 특징으로 하는 반도체 소자의 랜딩 플러그 컨택 형성 방법.
  4. 제1항에 있어서,
    상기 이온 주입은 0.1 내지 10 Kev의 주입에너지로 수행하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 컨택 형성 방법.
  5. 제1항에 있어서,
    상기 평탄화는 화학적 기계적 평탄화 방법을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 컨택 형성 방법.
  6. 제1항에 있어서,
    상기 평탄화를 수행한 후에 급속 어닐링 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 컨택 형성 방법.
  7. 제6항에 있어서,
    상기 급속 어닐링 공정은 1 내지 120초 사이에서 수행하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 컨택 형성 방법.
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