KR100379510B1 - 반도체 소자 제조방법 - Google Patents

반도체 소자 제조방법 Download PDF

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Abstract

본 발명은 불순물 확산에 의한 채널 저항의 증가를 방지하고, 게이트 저항을 보다 작게하여 소자의 스피드 특성을 개선시킬 수 있는 반도체 소자 제조방법을 제공하기 위한 것으로, 본 발명의 반도체 소자 제조방법은 반도체 소자의 듀얼 게이트 형성방법에 있어서, 기판상에 폴리실리콘층을 형성하는 공정과, 상기 폴리실리콘층의 하부면에 선택적으로 제 1 도전형의 불순물층과 제 2 도전형의 불순물층을 형성하는 공정과, 상기 폴리실리콘층을 폴리싱하는 공정과, 폴리싱된 폴리실리콘층상에 저저항 금속층을 형성하는 공정과, 게이트 마스크를 이용한 식각공정으로 제 1 게이트전극과 제 2 게이트 전극을 형성하는 공정과, 상기 제 1 게이트 전극 양측의 기판에 제 1 도전형의 소오스/드레인 영역을 형성하고 상기 제 2 게이트 전극 양측의 기판에 제 2 도전형의 소오스/드레인 영역을 형성하는 공정을 포함하여 이루어진다.

Description

반도체 소자 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, 특히 듀얼 게이트(dual gate) 형성시 게이트 저항의 감소 및 게이트 디파인(Gate define)이 용이한 반도체 소자 제조방법에 관한 것이다.
일반적으로 DRAM(Dynamic Random Access Memory)은 매우 빠른 속도로 집적도가 증가하는 추세에 있으며, 이러한 집적도의 증가는 소자 각각의 면적 및 사이즈의 감소를 수반한다.
그런데, 이러한 소자의 사이즈 감소는 소자특성의 열화를 가져온다는 측면에서 우려하지 않을 수 없다.
특히, 채널이 작아짐에 따라 게이트가 작아지게 되고, 이에 따른 게이트 저항의 증가는 소자의 스피드와 직접적인 관계가 있으며, 특히 N+폴리실리콘을 사용하는 베리드(Burried) 채널 PMOS의 경우는 숏 채널 효과에 따른 열화가 심해진다.
이를 개선하기 위해서 NMOS와 PMOS의 게이트 형성 물질을 각각 n-폴리실리콘와 p-폴리폴리콘을 사용하고 게이트 저항의 개선을 위하여 폴리사이드(polycide)나 살리사이드(salicide) 게이트를 형성하기도 한다.
그러나 향후 디자인 룰(design rule)이 더욱 작아지는 추세에 비추어 볼 때, 종횡비(Aspect Ratio)가 더 커질 경우 특히 폴리사이드의 경우는 게이트를 디파인(define)하기가 더욱 힘들어진다는 문제가 있다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 소자 제조방법을 설명하기로 한다.
도 1a 내지 1f는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도이다.
도 1a에 도시된 바와 같이, 제 1 도전형의 반도체 기판(11)에 트렌치 아이솔레이션(Trench isolation) 공정을 이용하여 소자 격리영역(12)들을 형성한다.
이후, 제 2 도전형의 이온주입을 통해 기판(11)내에 선택적으로 웰 영역(Well region)(13)을 형성한다.
도 1b에 도시된 바와 같이, 기판(11) 전면에 게이트 절연층(14)과 불순물이 도핑되지 않은 폴리실리콘(15) 및 캡 절연막(16)을 차례로 형성한다. 이후, PMOS의 게이트 도핑을 위해 제 1 마스크(17)를 형성하고 상기 제 1 마스크(17)를 이용한 불순물 이온주입으로 상기 폴리실리콘(15)에 제 1 도전형의 불순물 이온 예를들어, 보론(B)을 도핑시킨다.
이후, 도 1c에 도시된 바와 같이, 상기 제 1 마스크(17)를 제거한 후, 이번에는 NMOS의 게이트 도핑을 위해 제 2 마스크(17a)를 형성한다. 제 2 마스크(17a)를 이용한 불순물 이온주입으로 상기 폴리실리콘(15)에 제 2 도전형의 불순물 이온, 예를들어 아세닉(As) 또는 인(P) 이온 등을 도핑시킨다.
이어서, 도 1d에 도시한 바와 같이, 사진식각 공정을 이용한 폴리실리콘(15) 패터닝을 통해 PMOS의 게이트 전극(15a)과 NMOS의 게이트 전극(15b)을 형성한다.
이후, 도 1e에 도시된 바와 같이, 상기 PMOS의 게이트 전극(15a) 양측의 기판 표면내에 제 1 도전형의 LDD영역(18a)을 형성하고, NMOS의 게이트 전극(15b) 양측의 기판 표면내에 제 2 도전형의 LDD영역(18b)을 형성한다.
이때, 제 1 도전형의 LDD영역(18a)과 제 2 도전형의 LDD영역(18b)은 마스크를 이용하여 선택적으로 형성한다.
이어서, 도 1f에 도시된 바와 같이, PMOS의 게이트 전극(15a)과 NMOS의 게이트 전극(15b)을 포함한 전면에 절연막을 증착한 후, 에치백하여 각각의 게이트 전극 양측면에 측벽(19)을 형성한다.
그리고, PMOS의 게이트 전극(15a) 양측의 기판내에 고농도의 제 1 도전형 불순물 이온주입을 통해 제 1 소오스/드레인 영역(20,20a)을 형성하고, NMOS의 게이트 전극(15b) 양측의 기판내에 고농도의 제 2 도전형 불순물 이온주입을 통해 제 2 소오스/드레인 영역(21,21a)을 형성하면 종래 기술에 따른 반도체 소자 제조공정이 완료된다.
여기서, 상기 제 1 소오스/드레인 영역(20,20a)과 제 2 소오스/드레인 영역(21,21a)은 각각 다른 마스크를 이용한 불순물 이온주입으로 형성된다.
그러나 상기와 같은 종래 반도체 소자 제조방법은 다음과 같은 문제점이 있었다.
첫째, 언도프트(undoped) 폴리실리콘을 형성한 후, P폴리실리콘 및 N폴리실리콘 형성을 위한 이온주입시 확산속도가 빠른 보론(Boron) 이온이 폴리실리콘의 그레인(grain) 및 그레인 바운더리(grain boundary)를 통해 채널영역에까지 확산되어 채널 저항이 불규칙적으로 증가하게 된다.
둘째, 게이트 저항 감소를 위해 게이트 전극상에 실리사이드층을 형성할 경우, 캡 절연층을 제거하여야 하는 번거로움이 있고, 캡 절연층이 완벽하게 제거되지 않은 상태에서 실리사이드를 형성할 경우, 오히려 저항을 증가시키는 요인으로 작용하게 된다.
즉, 게이트 전극의 면적이 극단적으로 작아지고 있는 추세에서 불안정한 실리사이드 형성은 게이트 저항을 증가시키는 요인으로 작용한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 불순물 확산에 의한 채널 저항을 방지하고, 게이트 저항을 보다 작게하여 소자의 스피드 특성을 개선시킬 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 1f는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도
도 2a 내지 2i는 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자격리영역
33 : 제 2 도전형 웰 영역 34 : 게이트 절연층
35 : 폴리실리콘층 35a,35b : 제 1, 제 2 게이트 전극
36,36a : 제 1, 제 2 마스크 패턴 37 : 제 1 도전형의 불순물층
38 : 제 2 도전형의 불순물층 39 : 저저항 금속층
40 : 제 1 도전형의 LDD영역 41 : 제 2 도전형의 LDD영역
42 : 절연측벽 43,43a : 제 1 도전형의 소오스/드레인 영역
44,44a : 제 2 도전형의 소오스/드레인 영역
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조방법은 반도체 소자의 듀얼 게이트 형성방법에 있어서, 기판상에 폴리실리콘층을 형성하는 공정과, 상기 폴리실리콘층의 하부면에 선택적으로 제 1 도전형의 불순물층과 제 2 도전형의 불순물층을 형성하는 공정과, 상기 폴리실리콘층을 폴리싱하는 공정과, 폴리싱된 폴리실리콘층상에 저저항 금속층을 형성하는 공정과, 게이트 마스크를 이용한 식각공정으로 제 1 게이트전극과 제 2 게이트 전극을 형성하는 공정과, 상기 제 1 게이트 전극 양측의 기판에 제 1 도전형의 소오스/드레인 영역을 형성하고 상기 제 2 게이트 전극 양측의 기판에 제 2 도전형의 소오스/드레인 영역을 형성하는 공정을 포함하여 이루어진다.
여기서, 상기 폴리실리콘층의 하부면에 선택적으로 제 1 도전형의 불순물층과 제 2 도전형의 불순물층을 형성하는 공정은 상기 폴리실리콘층의 일부가 노출되도록 제 1 마스크를 형성하는 공정과, 이온주입 에너지를 조절하여 노출된 폴리실리콘층의 하부면에 제 1 도전형의 불순물을 이온주입하는 공정과, 상기 제 1 마스크를 제거하고 상기 제 1 도전형의 불순물이 도핑되지 않은 폴리실리콘층이 노출되도록 제 2 마스크를 형성하는 공정과, 이온주입 에너지를 조절하여 노출된 폴리실리콘층의 하부면에 제 2 도전형의 불순물을 이온주입하는 공정으로 이루어진다.
그리고 상기 폴리싱은 CMP(Chemical Mechanical Polishing) 공정을 이용하며, 상기 저저항 금속층은 텅스텐(W), 티타늄(Ti) 중 어느 하나를 사용한다.
또한, 상기 저저항 금속층을 형성하기 이전에 상기 폴리실리콘층상에 베리어층을 형성하는 공정이 더 포함된다.
그리고 상기 제 1 게이트 전극은 제 1 도전형의 불순물이 도핑된 폴리실리콘층 및 그 상부의 저저항 금속층으로 형성하고, 상기 제 2 게이트 전극은 제 2 도전형의 불순물이 도핑된 폴리실리콘층 및 그 상부의 저저항 금속층으로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 제조방법을 설명하기로 한다.
도 2a 내지 2i는 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 공정단면도이다.
도 2a에 도시한 바와 같이, 제 1 도전형의 반도체 기판(31)에 트렌치 아이솔레이션(Trench isolation) 공정을 이용하여 소자 격리영역(32)을 형성한다. 이후, 이온주입을 통해 상기 기판(31)내 소정영역에 제 2 도전형의 웰 영역(33)을 형성한다.
도 2b에 도시한 바와 같이, 기판(31)상에 게이트 절연층(34)을 형성하고, 게이트 절연층(34)상에 불순물이 도핑되지 않은 언도프트 폴리실리콘층(35)을 차례로 형성한다. 이때, 상기 폴리실리콘층의 두께는 원하는 폴리게이트의 두께보다 더 두껍게 형성한다.
이어, 도 2c에 도시한 바와 같이, 상기 폴리실리콘층(35)을 제 1 영역과 제 2 영역으로 정의한 후, 상기 폴리실리콘층(35)상에 포토레지스트를 도포한다. 노광 및 현상 공정으로 상기 제 1 영역의 폴리실리콘층(35)이 노출되도록 제 1 마스크 패턴(36)을 형성한다.
그리고, 제 1 마스크 패턴(36)을 이용한 이온주입 공정으로 노출된 폴리실리콘층(35)의 하부면에 제 1 도전형의 불순물층(37)을 형성한다. 이때, 상기 제 1 영역은 상기 웰 영역(33)을 충분히 커버(Cover)할 수 있도록 정의하며, 상기 폴리실리콘층(35)의 하부면에만 제 1 도전형의 불순물을 주입하기 위해 이온주입 에너지를 적절히 조절한다.
이어, 도 2d에 도시한 바와 같이, 상기 제 1 마스크 패턴(36)을 제거한 후, 이번에는 상기 제 1 마스크 패턴(36)이 형성되었던 영역이 마스킹되도록 상기 폴리실리콘층(35)의 상부에 제 2 마스크 패턴(36a)을 형성한다.
그리고 제 2 마스크 패턴(36a)을 이용한 이온주입 공정으로 노출된 폴리실리콘층(35)의 하부면에 제 2 도전형의 불순물층(38)을 형성하며, 상기 제 1 도전형의 불순물층 형성시와 마찬가지로 이온주입 에너지를 조절함으로써, 폴리실리콘층(35)의 하부면에 제 2 도전형의 불순물 이온을 주입한다.
이어서, 도 2e에 도시한 바와 같이, 상기 제 2 마스크 패턴(36a)을 제거한 후, 상기 폴리실리콘층(35)을 폴리싱(Polishing)한다. 이때, 상기 폴리싱은 CMP공정을 이용하며 상기 제 1 도전형의 불순물층(37) 및 제 2 도전형의 불순물층(38)의 표면이 노출될 때까지 폴리싱한다.
이후, 도 2f에 도시한 바와 같이, 폴리싱된 폴리실리콘층 즉, 제 1 도전형의 불순물층(37) 및 제 2 도전형의 불순물층(38)상에 저저항 금속층(39)으로서 텅스텐(W)을 형성한다. 여기서, 상기 텅스텐층 이외에 티타늄(Ti)층을 형성하는 것이 가능하다.
이때, 도면에는 도시하지 않았지만, 상기 저저항 금속층(39)을 형성하기 이전에 폴리실리콘층과 저저항 금속층간의 반응을 방지하기 위한 베리어층을 형성하는 것이 가능하다.
여기서, 상기 베리어층은 텅스텐나이트라이드 또는 티타늄나이트라이드를 적용한다.
도 2g에 도시한 바와 같이, 상기 저저항 금속층(39)상에 포토레지스트(도시하지 않음)를 도포한 후, 노광 및 현상 공정을 이용하여 게이트 마스크를 형성하고, 상기 게이트 마스크를 이용한 식각 공정으로 제 1 게이트 전극(35a)과 제 2 게이트 전극(35b)을 형성한다.
이때, 상기 제 1 게이트 전극(35a)은 제 1 도전형의 불순물이 도핑된 폴리실리콘층 및 저저항 금속층으로 이루어지고, 상기 제 2 게이트 전극(35b)은 제 2 도전형의 불순물이 도핑된 폴리실리콘층 및 저저항 금속층으로 이루어진다.
이어, 도 2h에 도시한 바와 같이, 상기 제 1 게이트 전극(35a) 양측의 제 2 도전형 웰 영역(33)내에 제 1 도전형의 LDD영역(40)을 형성하고, 상기 제 2 게이트 전극(35b) 양측의 반도체 기판(31)내에 제 2 도전형의 LDD영역(41)을 형성한다. 이때, 상기 제 1 도전형의 LDD영역(40)을 형성할 때는 상기 제 1 도전형의 불순물 이온주입시 사용했던 제 1 마스크 패턴(36)을 이용한다. 그리고 상기 제 2 도전형의 LDD영역(41)을 형성할 때는 상기 제 2 도전형의 불순물 이온주입시 사용했던 제 2 마스크 패턴(36a)을 이용한다.
이어, 도 2i에 도시한 바와 같이, 상기 제 1, 제 2 게이트 전극(35a,35b)을 포함한 기판 전면에 절연막을 증착한 후, 에치백하여 각각의 게이트 전극 양측면에 절연측벽(42)을 형성한다.
이후, 상기 제 1 게이트 전극(35a) 양측의 제 2 도전형의 웰 영역(33)내에 제 1 도전형의 소오스/드레인 영역(43,43a)을 형성한다. 그리고 상기 제 2 게이트 전극(35b) 양측의 반도체 기판(31)내에 제 2 도전형의 소오스/드레인 영역(44,44a)을 형성하면 본 발명에 따른 반도체 소자 제조공정이 완료된다.
이때, 상기 제 1 도전형의 소오스/드레인 영역(43,43a)은 상기 제 1 도전형의 LDD영역(40) 형성시 사용했던 제 1 마스크 패턴(36)을 그대로 이용하고, 상기 제 2 도전형의 소오스/드레인 영역(44,44a)은 상기 제 2 도전형의 LDD영역(41) 형성시 사용했던 제 2 마스크 패턴(36a)을 그대로 이용한다.
이상 상술한 바와 같이 본 발명의 반도체 소자 제조방법은 다음과 같은 효과가 있다.
첫째, 게이트 저항을 감소시키기 위해 살리사이드(salicide) 공정을 이용하지 않고 시트(sheet)저항이 낮고 열적으로 안정한 텅스텐을 사용하므로 살리사이드 공정에 따른 비이상적인 저항의 증가를 방지할 수 있다.
둘째, 두꺼운 폴리실리콘층에 이온주입을 실시하여 그레인(Grain)이나 그레인 바운더리(Grain Boundary)로 채널링(channeling) 현상에 의해 발생하는 채널의 저항이 증가하는 것을 방지할 수 있다.
셋째, 게이트 전극의 두께가 낮아져서 종횡비가 낮아지며 게이트 전극을 형성하기 위한 디파인(define)이 용이해진다.
따라서, 0.1㎛ 이하의 디자인 룰(design rule)에서의 게이트 딜레이를 현저하게 감소시킬 수 있다.

Claims (17)

  1. 반도체 소자의 듀얼 게이트 형성방법에 있어서,
    기판상에 폴리실리콘층을 형성하는 공정;
    상기 폴리실리콘층의 하부면에 선택적으로 제 1 도전형의 불순물층과 제 2 도전형의 불순물층을 형성하는 공정;
    상기 폴리실리콘층을 폴리싱하는 공정;
    폴리싱된 폴리실리콘층상에 저저항 금속층을 형성하는 공정;
    게이트 마스크를 이용한 식각공정으로 제 1 게이트전극과 제 2 게이트 전극을 형성하는 공정;
    상기 제 1 게이트 전극 양측의 기판에 제 1 도전형의 소오스/드레인 영역을 형성하고 상기 제 2 게이트 전극 양측의 기판에 제 2 도전형의 소오스/드레인 영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제 1 항에 있어서, 상기 폴리실리콘층의 하부면에 선택적으로 제 1 도전형의 불순물층과 제 2 도전형의 불순물층을 형성하는 공정은
    상기 폴리실리콘층의 일부가 노출되도록 제 1 마스크를 형성하는 공정과,
    이온주입 에너지를 조절하여 노출된 폴리실리콘층의 하부면에 제 1 도전형의 불순물을 이온주입하는 공정과,
    상기 제 1 마스크를 제거하고 상기 제 1 도전형의 불순물이 도핑되지 않은 폴리실리콘층이 노출되도록 제 2 마스크를 형성하는 공정과,
    이온주입 에너지를 조절하여 노출된 폴리실리콘층의 하부면에 제 2 도전형의 불순물을 이온주입하는 공정으로 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제 1 항에 있어서, 상기 폴리싱 공정은 CMP(Chemical Mechanical Polishing) 공정을 이용하는 것을 포함함을 특징으로 하는 반도체 소자 제조방법.
  4. 제 1 항에 있어서, 상기 저저항 금속층은 텅스텐(W), 티타늄(Ti) 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제 1 항에 있어서, 상기 저저항 금속층을 형성하기 이전에 상기 폴리실리콘층상에 베리어층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제 1 항에 있어서, 상기 제 1 게이트 전극은 제 1 도전형의 불순물이 도핑된 폴리실리콘층 및 그 상부의 저저항 금속층으로 형성하고, 상기 제 2 게이트 전극은 제 2 도전형의 불순물이 도핑된 폴리실리콘층 및 그 상부의 저저항 금속층으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제 5 항에 있어서, 상기 베리어층은 텅스텐나이트라이드, 티타늄나이트라이드 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제 1 항에 있어서, 상기 제 1 두께의 폴리실리콘층을 형성하기 이전에 소자 격리영역과 웰 영역을 형성하는 공정을 더 포함함을 특징으로 하는 반도체 소자 제조방법.
  9. 제 1 항에 있어서, 상기 폴리실리콘층은 불순물이 도핑되지 않은 언도프트 폴리실리콘층인 것을 특징으로 하는 반도체 소자 제조방법.
  10. 제 1 도전형의 반도체 기판에 소자격리영역을 형성하는 공정;
    상기 반도체 기판내 소정부위에 제 2 도전형의 웰 영역을 형성하는 공정;
    상기 기판상에 게이트 절연층과 폴리실리콘층을 형성하는 공정;
    상기 폴리실리콘층을 제 1 영역과 제 2 영역으로 구분하여 상기 제 1 영역의 하부면에 제 1 도전형의 이온주입층을 형성하는 공정;
    상기 제 2 영역에 상응하는 폴리실리콘층의 하부면에 제 2 도전형의 이온주입층을 형성하는 공정;
    상기 이온주입층들이 노출되도록 상기 폴리실리콘층을 폴리싱하는 공정;
    폴리싱된 폴리실리콘층상에 텅스텐층을 형성한 후, 게이트 마스크를 이용한식각 공정으로 제 1 게이트 전극과 제 2 게이트 전극을 형성하는 공정;
    상기 제 1 게이트 전극 양측의 상기 제 2 도전형의 웰 영역내에 제 1 도전형의 소오스/드레인 영역을 형성하고, 상기 제 2 게이트 전극 양측의 기판내에 제 2 도전형의 소오스/드레인 영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
  11. 제 10 항에 있어서, 상기 폴리싱 공정은 CMP(Chemical Mechanical Polishing) 공정을 이용하는 것을 포함함을 특징으로 하는 반도체 소자 제조방법.
  12. 제 10 항에 있어서, 상기 텅스텐층을 형성하기 이전에 상기 폴리실리콘층상에 베리어층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  13. 제 12 항에 있어서, 상기 베리어층은 텅스텐나이트라이드, 티타늄나이트라이드 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자 제조방법.
  14. 제 10 항에 있어서, 상기 제 1 영역은 상기 제 2 도전형의 웰 영역을 커버할 수 있도록 설정하는 것을 특징으로 하는 반도체 소자 제조방법.
  15. 제 10 항에 있어서, 상기 소자격리영역은 트렌치 아이솔레이션 공정으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  16. 삭제
  17. 제 10 항에 있어서, 상기 폴리실리콘층은 불순물이 도핑되지 않은 언도프트 폴리실리콘층인 것을 특징으로 하는 반도체 소자 제조방법.
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