KR100400785B1 - 반도체 소자의 살리사이드 형성 방법 - Google Patents
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Abstract
본 발명은 액티브 영역에서의 이상 산화 현상을 억제하여 살리사이드층의 응집(agglomeration)을 억제하여 열적 안정성을 높인 반도체 소자의 살리사이드 형성 방법에 관한 것으로, 반도체 기판의 액티브 영역상에 게이트 전극들을 형성하고 소오스/드레인 이온 주입을 하는 단계;상기 게이트 전극들을 포함하는 전면에 살리사이드 형성용 물질층을 형성하고 열처리 공정으로 게이트 전극의 상부 표면 및 액티브 영역의 표면에 상전이층을 형성하는 단계;미반응의 살리사이드 형성용 물질층을 제거한후 전면에 이상 산화 방지층을 형성함과 동시에 상기 상전이층이 전이되도록 하여 살리사이드화 하는 단계;전면에 평탄화용 절연층을 증착한후 어닐 공정을 진행하여 살리사이드층 형성 및 평탄화가 동시에 진행되도록 하는 단계;상기 평탄화된 절연층을 선택적으로 식각하여 비트 라인 콘택층을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조에 관한 것으로, 특히 액티브 영역에서의 이상 산화 현상을 억제하여 살리사이드층의 응집(agglomeration)을 억제하여 열적 안정성을 높인 반도체 소자의 살리사이드 형성 방법에 관한 것이다.
일반적으로 고속의 반도체 소자를 구성하기 위하여 게이트 전극과 소오스/드레인 영역의 면저항과 콘택 저항을 감소시켜야 한다.
이를 위하여, 게이트 전극과 소오스/드레인 영역에만 선택적으로 비저항이 낮은 실리사이드(silicide)를 형성시키는 살리사이드 공정이 널리 사용되고 있다.
특히 1G 이상의 DRAM 또는 로직(logic) 및 통합 메모리 로직(Merged Memory Logic; MML) 소자 등의 게이트 특성을 향상시키기 위해 살리사이드 게이트 공정이 많이 적용되고 있다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 살리사이드층 형성 공정에 관하여 설명하면 다음과 같다.
도 1a내지 도 1i는 종래 기술의 반도체 소자의 살리사이드 형성을 위한 공정 단면도이다.
먼저, 도 1a에서와 같이, 반도체 기판(1)에 트렌치를 형성하고 절연 물질을 매립하는 STI(Shallow Trench Isolation) 공정으로 소자 격리층(2)을 형성하여 PMOS 트랜지스터 형성 영역과 NMOS 트랜지스터 형성 영역을 갖는 액티브 영역을 정의한다.
그리고 전면에 게이트 산화막(3),게이트 형성용 물질층을 증착하고 선택적으로 패터닝하여 상기 PMOS 트랜지스터 형성 영역과 NMOS 트랜지스터 형성 영역상에 게이트 전극(4)을 형성한다.
그리고 상기 게이트 전극(4)을 마스크로 하여 저농도의 불순물 이온을 주입하여 LDD 영역(7)을 형성한다.
이어, 전면에 제 1,2 게이트 측벽 형성용 물질층을 증착하고 이방성 식각하여 제 1,2 게이트 측벽(5)(6)을 형성한다.
그리고 도 1b에서와 같이, 전면에 포토레지스트를 도포하고 선택적으로 패터닝하여 PMOS 트랜지스터 형성 영역이 오픈되는 제 1 포토레지스트 패턴층(8)을 형성한다.
이어, 상기 제 1 포토레지스트 패턴층(8)을 마스크로 하여 p+ 불순물 이온을 주입하여 PMOS 트랜지스터의 소오스/드레인 영역(9)을 형성한다.
그리고 도 1c에서와 같이, 상기 제 1 포토레지스트 패턴층(8)을 제거한후에 전면에 다시 포토레지스트를 도포하고 선택적으로 패터닝하여 NMOS 트랜지스터 형성 영역이 오픈되는 제 2 포토레지스트 패턴층(10)을 형성한다.
이어, 상기 제 2 포토레지스트 패턴층(10)을 마스크로 하여 n+ 불순물 이온을 주입하여 NMOS 트랜지스터의 소오스/드레인 영역(11)을 형성한다.
그리고 도 1d에서와 같이, 전면에 살리사이드 형성용 금속층(12)으로 Co/Ti를 증착한다.
이어, 도 1e에서와 같이, 제 1 RTP(Rapid Thermal Process) 공정을 진행하여Co2Si층(13)을 형성한후 미반응의 살리사이드 형성용 금속층(12)을 제거한다.
그리고 제 2 RTP 공정을 진행하여 살리사이드층(13)을 형성한다.
이어, 도 1f에서와 같이, BLC(Bit Line Contact) 공정을 위한 제 1 절연막(14)을 형성한다.
제 1 절연막(14)은 LP HLD 증착 또는 LP 나이트라이드 증착 또는 열산화 공정으로 형성하는데, 이때 NMOS 트랜지스터 형성 영역의 소오스/ 드레인 영역 즉, n+ 액티브 영역에서 이상 산화 현상이 일어나 액티브 표면에 이상 산화막(15)이 형성된다.
그리고 도 1g에서와 같이, 전면에 ILD(Inter Layer Dielectric)층으로 제 2 절연막(16)을 형성한다.
이어, 도 1h에서와 같이, 상기 제 2 절연막(16)을 평탄화한 후에 전면에 포토레지스트를 도포하고 선택적으로 패터닝하여 비트 라인 콘택 영역을 정의하는 제 3 포토레지스트 패턴층(17)을 형성한다.
그리고 도 1i에서와 같이, 상기 제 3 포토레지스트 패턴층(17)을 마스크로하여 노출된 절연층을 식각하여 비트라인 콘택홀을 형성한후에 도전성 물질층 콘택홀내에 매립하여 비트라인 콘택층(18)을 형성한다.
이와 같은 비트 라인 콘택 공정시에 n+ 액티브 영역에 형성된 이상 산화막(15)에 의해 콘택 오픈 페일(가)(나)이 발생한다.
이와 같은 종래 기술의 살리사이드 공정시에 이상 산화가 발생하는 메카니즘을 살펴보면 다음과 같다.
반도체 기판 즉, 실리콘내에 NMOS 트랜지스터의 소오스/드레인을 형성하기 위한 아세닉을 도핑한후에 살리사이드층 형성용 금속층으로 Co를 증착하게 되면, 아세닉은 실리콘 표면내에만 존재하는 상태가 된다.
그리고 1차 열처리 공정에 의해 코발트는 Co2Si로 상전이 되고 이때의 주 확산자는 코발트가 되며 아세닉은 주 이동자의 반대 방향으로 확산하므로 코발트층과 Co2Si층에 아세닉이 축적된다.
그리고 코발트가 Co2Si로 상전이 하는 과정에서 동시에 Co2Si는 CoSi로 상전이를 하게되며 이때 주 확산자는 실리콘이 되어 아세닉은 기판쪽으로 확산하게 된다.
그러나 CoSi2내에 Ti가 존재하고 이들이 아세닉이 기판으로 이동하는 것을 방해하여 일정량의 아세닉이 CoSi내에 잔류하게 된다.
CoSi상이 형성된후에 Co층을 제거한 후 2차 열처리를 하는 경우에는 주 확산자가 코발트가 되며 아세닉은 CoSi로 확산되어야 하지만 CoSi2내의 아세닉 용해도(solubility)낮고 실리콘과 CoSi 계면에서 발생하는 디펙트에 의해 아세닉의 응리(凝離)(segregation)가 발생된다.
따라서, CoSi2내의 아세닉은 Ti-아세닉 결합에 의해 CoSi2내에 잔존하며 기판내에 있는 아세닉들이 CoSi2/실리콘 계면에 모이게 된다.
그리고 CoSi 표면에 있는 아세닉은 CoSi2표면으로 축적된다.
따라서 아세닉은 Si/CoSi2계면과 CoSi2표면에 축적되며 CoSi2내에서는 Ti-아세닉 결합에 의해 높은 용해도를 나타낸다.
그러므로 CoSi2/Si 계면에 적정한 아세닉 도우즈량 있어야 후속되는 열공정에서 Si 이 CoSi2를 통과하여 이동하는 것을 촉진할 수 있으며, 또한, CoSi2내에 아세닉이 많이 분포하고 있어야 기판에서 Si와 아세닉이 아웃 디퓨전되는데, 이 과정에서 간극(interstitial site)을 제공하여 CoSi2의 이상 산화가 발생되는 것이다.
그러나 이와 같은 종래 기술의 반도체 소자의 살리사이드층 형성 공정은 다음과 같은 문제점이 있다.
살리사이드층을 형성하기 위하여 Co를 증착하고 캡층으로 Ti를 사용하는 경우에 1차 RTP 공정후에 Ti가 Co층 및 기판으로 침투하여 가장 위쪽에 TiN이 형성되고, CoTi와 CoSi가 차례로 위치한다.
미반응 Co층을 제거한후에 CoSi가 남은 상태에서 2차 RTP 공정으로 CoSi2가 형성되는데, 이때 CoSi내에 있던 Ti가 CoSi가 CoSi2로 변화하는 과정에서 CoSi2의 그레인 바운더리(grain boundary)에 위치하게 된다.
이것이 원인이 되어 후속 BLC 공정시에 CoSi2의 이상 산화가 발생한다.
이는 BLC 공정에서 콘택 페일을 유발하여 소자를 동작 불능 상태로 만든다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 살리사이드층 형성 공정의 문제를 해결하기 위한 것으로, 본 발명은 액티브 영역에서의 이상 산화 현상을 억제하여 살리사이드층의 응집(agglomeration)을 억제하여 열적 안정성을 높인 반도체 소자의 살리사이드 형성 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1i는 종래 기술의 반도체 소자의 살리사이드 형성을 위한 공정 단면도
도 2a내지 도 2i는 본 발명에 따른 반도체 소자의 살리사이드 형성을 위한 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21. 반도체 기판 22. 소자 격리층
23. 게이트 산화막 24. 게이트 전극
25. 제 1 게이트 측벽 26. 제 2 게이트 측벽
27. LDD 영역 28. 제 1 포토레지스트 패턴
29.31. 소오스/드레인 영역 30. 제 2 포토레지스트 패턴
32. 살리사이드 형성용 물질층 33. 상전이층
34. 이상 산화 방지층 35. 살리사이드층
36. 평탄화용 절연층 37. 제 3 포토레지스트 패턴
38. 비트라인 콘택
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 살리사이드 형성 방법은 반도체 기판의 액티브 영역상에 게이트 전극들을 형성하고 소오스/드레인 이온 주입을 하는 단계;상기 게이트 전극들을 포함하는 전면에 살리사이드 형성용 물질층을 형성하고 열처리 공정으로 게이트 전극의 상부 표면 및 액티브 영역의 표면에 상전이층을 형성하는 단계;미반응의 살리사이드 형성용 물질층을 제거한후 전면에 이상 산화 방지층을 형성함과 동시에 상기 상전이층이 전이되도록 하여 살리사이드화 하는 단계;전면에 평탄화용 절연층을 증착한후 어닐 공정을 진행하여 살리사이드층 형성 및 평탄화가 동시에 진행되도록 하는 단계;상기 평탄화된 절연층을 선택적으로 식각하여 비트 라인 콘택층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 살리사이드 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2i는 본 발명에 따른 반도체 소자의 살리사이드 형성을 위한 공정 단면도이다.
본 발명은 살리사이드층을 형성한후에 BLC를 위한 절연층을 형성하는 것이아니라 BLC를 위한 절연층을 형성한 후에 살리사이드층을 형성하여 이상 산화 현상을 억제한 것이다.
먼저, 도 2a에서와 같이, 반도체 기판(21)에 트렌치를 형성하고 절연 물질을 매립하는 STI(Shallow Trench Isolation) 공정으로 소자 격리층(22)을 형성하여 PMOS 트랜지스터 형성 영역과 NMOS 트랜지스터 형성 영역을 갖는 액티브 영역을 정의한다.
그리고 전면에 게이트 산화막(23),게이트 형성용 물질층을 증착하고 선택적으로 패터닝하여 상기 PMOS 트랜지스터 형성 영역과 NMOS 트랜지스터 형성 영역상에 게이트 전극(24)들을 형성한다.
그리고 상기 게이트 전극(24)들을 마스크로 하여 저농도의 불순물 이온을 주입하여 LDD 영역(27)을 형성한다.
이어, 전면에 제 1,2 게이트 측벽 형성용 물질층을 증착하고 이방성 식각하여 제 1,2 게이트 측벽(25)(26)을 형성한다.
그리고 도 2b에서와 같이, 전면에 포토레지스트를 도포하고 선택적으로 패터닝하여 PMOS 트랜지스터 형성 영역이 오픈되는 제 1 포토레지스트 패턴(28)을 형성한다.
이어, 상기 제 1 포토레지스트 패턴(28)을 마스크로 하여 p+ 불순물 이온을 주입하여 PMOS 트랜지스터의 소오스/드레인 영역(29)을 형성한다.
그리고 도 2c에서와 같이, 상기 제 1 포토레지스트 패턴(28)을 제거한 후에 전면에 다시 포토레지스트를 도포하고 선택적으로 패터닝하여 NMOS 트랜지스터 형성 영역이 오픈되는 제 2 포토레지스트 패턴(30)을 형성한다.
이어, 상기 제 2 포토레지스트 패턴(30)을 마스크로 하여 n+ 불순물 이온을 주입하여 NMOS 트랜지스터의 소오스/드레인 영역(31)을 형성한다.
그리고 도 2d에서와 같이, 전면에 살리사이드 형성용 물질층(32)으로 Co/Ti를 증착한다.
이어, 도 2e에서와 같이, RTP(Rapid Thermal Process) 공정을 진행하여 CoSi의 상전이층(33)을 형성한후 미반응의 살리사이드 형성용 물질층(32)을 습식 식각 공정으로 제거한다.
이때, 상전이층(33)에는 캡필 물질 즉, Ti가 분포된다.
이어, 도 2f에서와 같이, BLC(Bit Line Contact) 공정을 진행하기 전에 절연 물질을 증착하여 이상 산화 방지층(34)을 형성한다.
여기서, 이상 산화 방지층(34)은 LP HLD 증착 또는 LP 나이트라이드 증착 또는 열산화 공정으로 형성하는데, 이때, 상전이층(33) 즉 CoSi가 CoSi2로 전이하여 살리사이드층(35)이 형성된다.
그리고 도 2g에서와 같이, 전면에 ILD(Inter Layer Dielectric)층으로 BPSG(Boron Phosphorus Silicate Glass)을 증착하여 평탄화용 절연층(36)을 형성한다.
이어, 도 2h에서와 같이, 상기 평탄화용 절연층(36)을 어닐 공정을 이용한 리플로우에 의해 평탄화한 후에 전면에 포토레지스트를 도포하고 선택적으로 패터닝하여 비트 라인 콘택 영역을 정의하는 제 3 포토레지스트 패턴(37)을 형성한다.
상기의 평탄화 공정시에 완전한 상전이가 일어나지 않은 CoSi는 CoSi2로 완전 상전이된다.
그리고 도 2i에서와 같이, 상기 제 3 포토레지스트 패턴(37)을 마스크로 하여 노출된 절연층을 식각하여 비트라인 콘택홀을 형성한후에 도전성 물질층 콘택홀내에 매립하여 비트라인 콘택(38)을 형성한다.
상기한 공정 단계에서 RTP 그리고 이상 산화 방지층 형성 및 BPSG의 리플로우 공정시에 NMOS 트랜지스터의 소오스/드레인의 아세닉 이온은 CoSi2/Si의 계면에 재분포된다.
이와 같은 공정으로 비트 라인 콘택 공정시에 n+ 액티브 영역에서의 이상 산화는 방지된다.
이와 같은 본 발명에 따른 반도체 소자의 살리사이드 형성 방법은 다음과 같은 효과가 있다.
본 발명은 살리사이드층을 형성하기 위한 열처리 공정을 1,2차로 나누어 진행하지 않고 한번의 열처리 공정으로 상전이층을 형성한후에 BLC 공정시의 어닐에 의해 자연적으로 살리사이드층이 형성되도록 하여 이상 산화를 억제할 수 있다.
이는 BLC 공정시의 콘택 페일을 방지한다.
Claims (3)
- 반도체 기판의 액티브 영역상에 게이트 전극들을 형성하고 소오스/드레인 이온 주입을 하는 단계;상기 전면에 살리사이드 형성용 물질층을 형성하고 열처리 공정으로 게이트 전극의 상부 표면 및 액티브 영역의 표면에 상전이층을 형성하는 단계;미반응의 살리사이드 형성용 물질층을 제거한후 전면에 이상 산화 방지층을 형성함과 동시에 상기 상전이층이 전이되도록 하여 살리사이드화 하는 단계;전면에 평탄화용 절연층을 증착한후 어닐 공정을 진행하여 살리사이드층 형성 및 평탄화가 동시에 진행되도록 하는 단계;상기 평탄화된 절연층을 선택적으로 식각하여 비트 라인 콘택층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 살리사이드 형성 방법.
- 제 1 항에 있어서, 살리사이드 형성용 물질층을 Co/Ti를 증착하여 형성하고, 상전이층을 형성하기 위한 열처리 공정에 의해 상전이층내에 Ti가 분포되는 것을 특징으로 하는 반도체 소자의 살리사이드 형성 방법.
- 제 1 항에 있어서, 상전이층을 형성하기 위한 열처리 공정 그리고 이상 산화 방지층 형성 및 평탄화 공정시에 소오스/드레인 불순물 이온이 살리사이드층/기판의 계면에 재분포 되는 것을 특징으로 하는 반도체 소자의 살리사이드 형성 방법.
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Citations (5)
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|---|---|---|---|---|
| US5103272A (en) * | 1989-04-03 | 1992-04-07 | Kabushiki Kaisha Toshiba | Semiconductor device and a method for manufacturing the same |
| JPH09283466A (ja) * | 1996-04-19 | 1997-10-31 | Nec Corp | 半導体装置の製造方法 |
| KR20000019439A (ko) * | 1998-09-11 | 2000-04-15 | 김규현 | 티타늄과 질화 티타늄 증착에 의한 티타늄 샐리사이드 형성방법 |
| US6071782A (en) * | 1998-02-13 | 2000-06-06 | Sharp Laboratories Of America, Inc. | Partial silicidation method to form shallow source/drain junctions |
| US6136699A (en) * | 1997-10-07 | 2000-10-24 | Nec Corporation | Method of manufacturing semiconductor device using phase transition |
-
2001
- 2001-12-28 KR KR10-2001-0087277A patent/KR100400785B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5103272A (en) * | 1989-04-03 | 1992-04-07 | Kabushiki Kaisha Toshiba | Semiconductor device and a method for manufacturing the same |
| JPH09283466A (ja) * | 1996-04-19 | 1997-10-31 | Nec Corp | 半導体装置の製造方法 |
| US6136699A (en) * | 1997-10-07 | 2000-10-24 | Nec Corporation | Method of manufacturing semiconductor device using phase transition |
| US6071782A (en) * | 1998-02-13 | 2000-06-06 | Sharp Laboratories Of America, Inc. | Partial silicidation method to form shallow source/drain junctions |
| KR20000019439A (ko) * | 1998-09-11 | 2000-04-15 | 김규현 | 티타늄과 질화 티타늄 증착에 의한 티타늄 샐리사이드 형성방법 |
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