KR100301816B1 - 반도체 소자의 실리사이드층 형성 방법 - Google Patents
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Abstract
본 발명은 살리사이드와 폴리사이드를 각각 특성에 맞게 동시에 형성할 수 있도록한 반도체 소자의 실리사이드층 형성 방법에 관한 것으로, 주변 회로 영역과 셀 영역을 갖는 반도체 기판상에 게이트 전극을 형성하는 단계;상기 게이트 전극을 포함하는 전면에 제 1 산화막,나이트라이드층을 차례로 형성하는 단계;상기 나이트라이드층이 형성된 전면에 게이트 전극들을 완전히 덮을 수 있을 정도의 충분한 두께로 제 2 산화막을 형성하고 평탄화하여 게이트 전극 상부면의 나이트라이드층을 노출시키는 단계;상기 셀 영역상에만 PR 패턴층을 형성하고 이를 이용하여 주변 회로 영역에 잔류하는 제 2 산화막을 제거하는 단계;상기 PR 패턴층을 제거하고 노출된 나이트라이드층을 제거하고 주변 회로 영역의 게이트 전극 측면에 게이트 측벽을 형성하는 단계;전면에 고융점 금속층 및 캡핑층을 형성하고 실리사이드 공정을 진행하여 주변 회로 영역에는 살리사이드층을, 셀 영역의 게이트 전극 상부면에는 폴리사이드층을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 살리사이드와 폴리사이드를 동시에 형성할 수 있도록한 반도체 소자의 실리사이드층 형성 방법에 관한 것이다.
일반적으로 DRAM등의 디자인룰이 감소하는 것에 따라 폴리 실리콘등과 같은 비저항이 높은 물질을 게이트 전극으로 사용하는 것은 여러 측면에서 바람직하지 못하게 되었다.
이러한 제약을 극복하기 위하여 게이트 전극을 비저항이 낮은 물질로 형성하는 방법이 연구되고 있다.
이러한 연구 결과로 제시된것의 하나가 실리콘 산화막등과 같은 게이트 절연막과의 반응성이 작은 텅스텐 또는 몰리브덴 등과 같은 금속을 게이트 전극으로 사용하는 것이다.
다른 하나는 게이트 산화막상에 탄탈륨 실리사이드(TiSi2) 또는 몰리브덴 실리사이드(MoSi2) 또는 코발트 실리사이드(CoSi2)등과 같은 실리사이드를 증착하여 게이트 전극으로 사용하는 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 게이트 전극 형성 방법에 관하여 설명하면 다음과 같다.
도 1a내지 도 1c는 종래 기술의 폴리사이드층을 적용한 게이트 전극 형성 공정 단면도이다.
반도체 소자의 다자인 룰이 미세화됨에 따라 높은 게이트 저항으로 인해 소자의 동작 속도를 저하시킨다.
따라서 낮은 저항의 게이트 전극이 요구되고 있는데, 이와 같은 요구에 따라저항이 낮은 내열 금속 실리사이드가 게이트 전극으로 적용되고 있다.
이것을 폴리사이드(silicide on doped polycrystalline-Si;polycide)라한다.
폴리사이드로서 가장 널리 이용되는 것이 WSi2(비저항이 60 ~ 200μΩ/cm)인데, 이보다 더 낮은 저항 특성을 갖는 폴리사이드가 CoSi2(비저항이 15 ~ 20μΩ/cm)와 TiSi2(비저항이 15 ~ 20μΩ/cm)이다.
이와 같은 고융점 금속을 사용한 게이트 전극 형성 공정은 먼저, 도 1a에서와 같이, 반도체 기판(1)상에 게이트 산화막(2)을 형성한다.
그리고 상기 게이트 산화막(2)상에 폴리 실리콘층(3),실리사이드층(4) 그리고 하드 마스크용 절연층(5)을 차례로 적층 형성한다.
이어, 도 1b에서와 같이, 상기 하드 마스크용 절연층(5)을 포토리소그래피 공정으로 패터닝하여 패터닝된 절연층(5)을 마스크로 실리사이드층(4),폴리 실리콘층(3)을 건식 식각 공정으로 선택적으로 패터닝하여 게이트 전극층(6)을 형성한다.
그리고 도 1c에서와 같이, 상기 게이트 전극층(6)을 포함하는 전면에 게이트 측벽 형성용 절연층을 증착하고 에치백하여 게이트 전극층(6)의 측면에만 남도록하여 게이트 측벽(7)을 형성한다.
이때, 사용되는 고융점 금속으로 CoSi2와 TiSi2이 있다.
상기의 비슷한 저항 특성을 갖는 CoSi2와 TiSi2에서 CoSi2가 게이트 전극 형성에 유리한데 그 이유는 다음과 같다.
첫째, 실리사이드 형성후에 진행되는 열공정에 의해 실리사이드가응집(Agglomeration)될 수 있는데, 이는 저항의 증가를 가져온다.
이와 같은 응집 현상이 CoSi2가 TiSi2보다 작아 열안정성이 우수하다.
둘째, TiSi2의 경우 게이트 라인의 폭이 감소하는 경우 저항이 크게 증가하지만 CoSi2는 게이트 라인의 폭이 감소하여도 저저항의 특성을 유지한다.
셋째, CoSi2는 SADS(Silicide as A Dopant Source)로 이용하여 폴리 실리콘의 도핑이 용이하다.
SADS란 실리사이드내에 주입된 도판트를 열처리하여 실리사이드 하측의 실리콘층으로 도판트를 확산시킴으로서 실리콘층의 도핑을 하는 방법을 말한다.
여기서, CoSi2는 SADS로 이용할 수 있지만, TiSi2는 As,P,B 등의 도판트와의 반응성이 커서 SADS로 이용할 수 없다.
이와 같은 특성으로 하여 게이트 전극을 CoSi2를 사용하여 형성하는 기술이 시도되고 있다.
그러나 이와 같은 종래 기술의 게이트 전극 형성 방법에는 다음과 같은 문제가 있다.
로직(Logic) 공정은 하이 퍼포먼스를 추구하기 때문에 Ti,Co 살리사이드 공정을 채용하고 있다.
그리고 DRAM에서는 폴리사이드 공정을 채용하고 있는데, 이것은 주변회로용 소자 성능보다는 코스트에 비중을 두고 있기 때문이며 또한 셀의 패스 트랜지스터 소오스/드레인 영역에 실리사이드가 형성되면 누설전류 특성이 악화되기 때문이다.
DRAM과 같은 메모리 셀들과 로직 소자들이 같이 존재하는 소자 또는 하이 퍼포먼스를 추구하는 DRAM에서는 살리사이드와 폴리사이드가 필요하다.
그러나 이와 같이 살리사이드와 폴리사이드를 동시 적용하여 각각의 특성에 맞게 게이트 전극을 형성하는 방법이 제시되지 않아 하이 퍼포먼스를 추구하는 소자 제조에 어려움이 있다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 게이트 전극 형성 방법의 문제를 해결하기 위하여 안출한 것으로, 살리사이드와 폴리사이드를 동시에 형성할 수 있도록한 반도체 소자의 실리사이드층 형성 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1c는 종래 기술의 폴리사이드층을 적용한 게이트 전극 형성 공정 단면도
도 2a내지 도 2g는 본 발명에 따른 살리사이드층과 폴리사이드층을 동시에 적용한 게이트 전극 형성 방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21. 반도체 기판 22a.22b. 게이트 전극
23. 제 1 산화막 24a.24b. LDD 이온 주입층
25. 나이트라이드층 26. 제 2 산화막
27. PR 패턴층 28. 게이트 측벽
29. 살리사이드층 30. 폴리사이드층
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 실리사이드층 형성 방법은 주변 회로 영역과 셀 영역을 갖는 반도체 기판상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함하는 전면에 제 1 산화막,나이트라이드층을 차례로 형성하는 단계; 상기 나이트라이드층이 형성된 전면에 게이트 전극들을 완전히 덮을 수 있을 정도의 충분한 두께로 제 2 산화막을 형성하고 평탄화하여 게이트 전극 상부면의 나이트라이드층을 노출시키는 단계; 상기 셀 영역상에만 PR 패턴층을 형성하고 이를 이용하여 주변 회로 영역에 잔류하는 제 2 산화막을 제거하는 단계; 상기 PR 패턴층을 제거하고 노출된 나이트라이드층을 제거하고 주변 회로 영역의 게이트 전극 측면에 게이트 측벽을 형성하는 단계; 전면에 고융점 금속층 및 캡핑층을 형성하고 실리사이드 공정을 진행하여 주변 회로 영역에는 살리사이드층을, 셀 영역의 게이트 전극 상부면에는 폴리사이드층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 실리사이드 공정에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2g는 본 발명에 따른 살리사이드층과 폴리사이드층을 동시에 적용한 게이트 전극 형성 방법을 나타낸 공정 단면도이다.
먼저, 도 2a에서와 같이, 주변 회로 영역과 셀 영역을 갖는 반도체 기판(21)상에 게이트 전극(22a)(22b)을 형성한다.
그리고 산화 공정을 진행하여 반도체 기판(21)의 표면 및 게이트 전극(22a)(22b)의 표면에 버퍼 산화막으로 사용되는 제 1 산화막(23)을 형성하고 LDD 이온 주입 공정을 진행하여 LDD 이온 주입층(24a)(24b)을 형성한다.
이어, 도 2b에서와 같이, 상기 제 1 산화막(23)이 형성된 전면에 나이트라이드층(25)을 형성한다.
그리고 도 2c에서와 같이, 상기 나이트라이드층(25)이 형성된 전면에 게이트 전극(22a)(22b)들 사이를 완전 매립하고 게이트 전극(22a)(22b)들을 완전히 덮을 수 있을 정도의 충분한 두께로 제 2 산화막(26)을 형성한다.
이어, 도 2d에서와 같이, CMP(Chemical Mechanical Polishing)공정으로 상기제 2 산화막(26)을 평탄화하여 게이트 전극(22a)(22b)상부면의 나이트라이드층(25)이 노출되도록한다.
그리고 도 2e에서와 같이, 전면에 포토레지스트를 도포하고 게이트 전극(22b)들이 형성된 셀 영역상에만 포토레지스트가 남도록 패터닝하여 PR 패턴층(27)을 형성한다.
상기 PR 패턴층(27)을 마스크로하여 주변 회로 영역에 잔류하는 제 2 산화막(26)을 제거하여 나이트라이드층(25)이 모두 노출되도록 한다.
이어, 도 2f에서와 같이, 상기 PR 패턴층(26)을 제거하고 주변 회로 영역의 나이트라이드층(25) 전체 및 셀 영역의 게이트 전극(22b) 상부면의 나이트라이드층(25)을 제거하여 주변 회로 영역의 게이트 전극(22a) 상부면 및 기판 표면 그리고 셀 영역의 게이트 전극(22b) 상부면이 노출되도록 한다.
그리고 전면에 측벽 형성용 물질층을 증착하고 에치백하여 주변 회로 영역의 게이트 전극(22a) 측면에 게이트 측벽(28)을 형성한다.
이어, 도 2g에서와 같이, 고융점 금속층 예를들면, 코발트를 스퍼터링 공정으로 전면에 증착하고 티타늄 또는 티타늄 나이트라이드의 캡핑층(도면에 도시하지 않음)을 형성한다.
그리고 RTP(Rapid Thermal Process)공정으로 실리사이드 공정을 진행하고 캡핑 물질과 반응하지 않는 코발트를 제거한다.
이와 같은 공정으로 로직 소자가 구성되는 주변 회로 영역에는 살리사이드층(29)이 형성되고, DRAM과 같은 메모리 소자가 구성되는 셀 영역의 게이트 전극(22b) 상부면에는 폴리사이드층(30)이 형성된다.
상기 게이트 측벽(28) 형성후에 소오스/드레인을 형성하기 위한 고농도 불순물을 주입하거나, 실리사이드 공정후에 고농도 불순물을 주입하여 소오스/드레인을 형성한다.
코발트 대신에 고융점 금속의 하나인 티타늄을 사용 가능함은 물론이다.
이와 같은 공정으로 동일 기판상에 서로 다른 특성이 요구되는 트랜지스터들이 존재하는 경우 폴리사이드층과 살리사이드층을 동시에 형성하여 고집적 소자를 고기능화 할 수 있다.
이와 같은 본 발명에 따른 반도체 소자의 실리사이드층 형성 방법은 살리사이드층과 폴리사이드층을 동시에 형성할 수 있어 고기능화 추세에 있는 집적 소자의 제조 공정에 적용할 경우 공정 시간의 단축 및 소자 동작 특성을 최적화하는 효과가 있다.
Claims (7)
- 주변 회로 영역과 셀 영역을 갖는 반도체 기판상에 게이트 전극을 형성하는 단계;상기 게이트 전극을 포함하는 전면에 제 1 산화막,나이트라이드층을 차례로 형성하는 단계;상기 나이트라이드층이 형성된 전면에 게이트 전극들을 완전히 덮을 수 있을 정도의 충분한 두께로 제 2 산화막을 형성하고 평탄화하여 게이트 전극 상부면의 나이트라이드층을 노출시키는 단계;상기 셀 영역상에만 PR 패턴층을 형성하고 이를 이용하여 주변 회로 영역에 잔류하는 제 2 산화막을 제거하는 단계;상기 PR 패턴층을 제거하고 노출된 나이트라이드층을 제거하고 주변 회로 영역의 게이트 전극 측면에 게이트 측벽을 형성하는 단계;전면에 고융점 금속층 및 캡핑층을 형성하고 실리사이드 공정을 진행하여 주변 회로 영역에는 살리사이드층을, 셀 영역의 게이트 전극 상부면에는 폴리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드층 형성 방법.
- 제 1 항에 있어서, 제 1 산화막을 형성한후에 LDD 이온 주입 공정을 진행하는 것을 특징으로 하는 반도체 소자의 실리사이드층 형성 방법.
- 제 1 항에 있어서, 고융점 금속층을 코발트 또는 티타늄을 사용하는 것을 특징으로 하는 반도체 소자의 실리사이드층 형성 방법.
- 제 1 항에 있어서, 제 2 산화막의 평탄화 공정을 CMP 공정으로 게이트 전극 상부면의 나이트라이드층이 노출되도록 진행하는 것을 특징으로 하는 반도체 소자의 실리사이드층 형성 방법.
- 제 1 항에 있어서, 게이트 측벽 형성후에 소오스/드레인을 형성하기 위한 고농도 불순물을 주입하거나, 실리사이드 공정후에 고농도 불순물을 주입하여 소오스/드레인을 형성하는 것을 특징으로 하는 반도체 소자의 실리사이드층 형성 방법.
- 제 1 항에 있어서, 캡핑층은 티타늄 또는 티타늄 나이트라이드를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 실리사이드층 형성 방법.
- 제 1 항에 있어서, 실리사이드 공정을 RTP 공정으로 진행한후에 캡핑 물질과 반응하지 않는 코발트를 제거하는 것을 특징으로 하는 반도체 소자의 실리사이드층 형성 방법.
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| KR1019990019272A KR100301816B1 (ko) | 1999-05-27 | 1999-05-27 | 반도체 소자의 실리사이드층 형성 방법 |
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| KR1019990019272A KR100301816B1 (ko) | 1999-05-27 | 1999-05-27 | 반도체 소자의 실리사이드층 형성 방법 |
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