KR20010036018A - 반도체 장치의 비트라인 콘택 및 그 형성 방법 - Google Patents

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KR20010036018A
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김기남
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Abstract

본 발명은 반도체 장치의 비트 라인 콘택 구조 및 그 형성 방법에 관한 것으로서, 서로 다른 특성을 가지는 하부막질(불순물 확산영역, 텅스텐 실리사이드 전극 그리고 폴리실리콘 패드) 상에 안정적인 비트라인 콘택저항을 확보할 수 있는 방법을 제공한다. 이를 위해 상기 하부막질에 이르는 콘택홀을 형성한 후, 실리사이드 형성을 위한 실리콘 소스막을 형성하고 이후 티타늄막 등의 금속막을 증착하고 열처리하여 균일한 금속 실리사이드막을 형성할 수 있다.

Description

반도체 장치의 비트라인 콘택 및 그 형성 방법{BIT LINE CONTACT OF A SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
본 발명은 반도체 장치 제조에 관한 것으로서, 좀 더 구체적으로는 서로 다른 하부막질 상에 동시에 안정적인 비트라인 콘택을 구현할 수 있는 방법에 관한 것이다.
최근 반도체 기억 소자 특히 디램(DRAM:dynamic random access memory)의 고집적화, 초고속화에 따라 빠른 속도를 동작하는 소자구현을 위해서는 안정한 콘택 저항의 확보와 비트라인 및 워드라인의 면저항(sheet resistance)의 감소가 절실히 요구되어 지고 있다. 이에 따라 배선을 하는데 있어서 저저항 물질을 이용하려고 하는 노력이 계속되고 있다. 예를 들면, 디램에서 워드라인의 경우 4메가 디램시대에서는 폴리실리콘을 사용하였고, 16메가 디램시대 이후에는 텅스텐 실리사이드를 사용하였고, 1기가 디램 이상에서는 이보다 저항이 더 낮은 티타늄 실리사이드나 코발트 실리사이드 등을 사용하려는 노력이 활발히 진행되고 있으며, 심지어는 실리사이드 보다 훨씬 저항이 낮은 텅스텐과 같은 순수 금속을 활용하는 방안에 대해서도 적극 검토 중에 있다.
잘 알려진 바와 같이 비트라인 콘택이 형성되는 하부막질(sub-layer)로는 주변회로 영역의 불순물 확산 영역(N-형 또는 P-형 불순물 영역) 및 게이트 전극의 텅스텐 실리사이드막과 활성영역의 폴리실리콘 패드가 있다. 이러한 서로 다른 영역의 콘택 저항을 낮추고 누설 전류(current leakage)를 방지하는 적합한 배리어(barrier) 물질이 필요로 되는데, 현재 일반적으로 사용되는 배리어 물질로는 티타늄/티타늄 질화막 구조이다. 그리고 비트라인 물질로는 텅스텐이 사용된다. 여기서 티타늄은 후속 열처리 공정시 하부에 드러난 실리콘과 반응하여 티타늄 실리사이드(TiSix)를 형성하여 접촉저항을 향상시키는 역할을 하고 티타늄 질화막은 후속 텅스텐 증착시 발생하는 프로린(fluorine) 가스가 하부막질로 침투하여 계면을 불안정화시키는 것을 막아주는 방지막으로 사용된다.
통상적인 비트라인 형성 방법은 다음과 같다. 먼저 티타늄막을 증착시키고 열처리 공정을 통해 티타늄 실리사이드막(TiSix)을 형성시킨 후, 실리콘과 반응하지 않은 티타늄과 계면에 형성된 이산화 티타늄(TiO2)을 습식 식각 공정을 통해 제거시키고, 티타늄 질화막을 증착한다. 이때, 티타늄 실리사이드는 오믹(ohmic)을 원하는 N-형 또는 P-형 불순물 영역 뿐 아니라 게이트 전극막으로 사용되는 텅스텐 실리사이드막(WSix) 위에도 형성된다. 텅스텐 실리사이드막 상에 형성되는 티타늄 실리사이드막의 실리콘 소스는 하부의 텅스텐 실리사이드막으로부터 제공되기 때문에 충분한 실리콘이 공급되지 않음으로써 불안정한 혹은 변형된 상태의 텅스텐 실리사이드가 형성되어 절연막 역할을 하거나, 후속 습식 식각 공정에서 사용되는 물이나 과수(H2O2) 등에 의해 쉽게 SixOy또는 TixSiyOz와 같은 산화물이 형성되어 절연막 역할을 하게 된다.
따라서 이러한 절연막 생성을 방지하기 위해서는 텅스텐 실리사이드막 위의 불안정한 층을 제거할 필요가 있다. 이를 위해 고주파(RF:radio frequency) 식각과 같은 방법을 사용한다. 그러나 불안정한 층 제거를 위한 고주파 식각시 N-형 또는 P-형 불순물 영역대해 오믹층으로 작용하는 티타늄 실리사이드막이 동시에 제거된다. 이에 따라 불순물 확산영역에서 저항이 증가하게 되고 심지어 접합 영역 (junction)이 파괴되어 누설 전류가 발생할 수 있다.
따라서 상기 서로 다른 영역( N-형 또는 P-형 불순물 영역의 실리콘, 폴리실리콘 패드 및 텅스텐 실리사이드)에서의 동시에 비트라인 안정적인 콘택 저항을 확보할 수 있는 비트라인 콘택을 형성하는 방법이 절실히 요구된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 반도체 기판의 서로 다른 영역 즉 불순물 확산 영역, 폴리실리콘 패드 및 게이트 위에 동시에 안정적인 콘택 저항을 형성하는 것을 그 목적으로 한다.
도 1은 본 발명의 바람직한 실시예에 따른 절연막 내에 비트라인 콘택홀이 형성된 반도체 기판을 개략적으로 나타내는 단면도;
도 2는 도 1에 후속 하는 공정 단계로서, 비트라인 콘택홀에 실리콘 공급층 및 실리사이드 형성용 금속막이 형성된 반도체 기판을 개략적으로 나타내는 단면도;
도 3은 도 2에 후속 하는 공정 단계로서, 비트라인 콘택홀을 포함하여 절연막 상에 금속 실리사이드막이 형성된 반도체 기판을 개략적으로 나타내는 단면도;
도 4는 도 3에 후속 하는 공정 단계로서, 금속 실리사이드막 상에 배리어 금속막 및 비트라인용 금속막이 형성된 반도체 기판을 개략적으로 나타내는 단면도; 그리고
도 5는 도 4에 후속 하는 공정 단계로서, 포토리소그라피 공정 및 에칭 공정으로 비트라인 패턴이 형성된 반도체 기판을 개략적으로 나타내는 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 120,140 : 게이트 전극
160 : 게이트 캡핑막 180 : 게이트 스페이서
200 : 불순물 확산 영역 220, 260 : 층간절연막
240 : 폴리실리콘 패드 280a,280b,280c : 비트라인 콘택홀
300 : 실리콘 공급층 320 : 금속막
340 : 금속 실리사이드막 360 : 금속 배리어막
380 : 텅스텐막 400 : 비트라인
(구성)
상술한 목적을 달성하기 위해 본 발명은 서로 다른 영역에 콘택홀을 형성한 후, 실리사이드막 형성에 필요한 실리콘 공급층을 형성하는 것을 특징으로 한다.
좀 더 구체적으로, 상술한 목적을 달성하기 위한 본 발명의 일 구성에 따르면, 비트라인 콘택을 형성하는 방법은, 셀어레이 영역과 주변회로 영역이 정의된 반도체 기판 상에 적어도 폴리실리콘/텅스텐 실리사이드의 게이트 전극을 가지는 각각 다수의 제 1 및 제 2 트랜지스터를 형성하는 단계와, 상기 다수의 제 1 트랜지스터 사이 및 상기 다수의 제 2 트랜지스터를 포함하여 상기 반도체 기판 상에 제 1 층간절연막을 형성하는 단계와, 상기 다수의 제 1 트랜지스터 사이에 도전성 패드를 형성하는 단계와, 상기 제 1 층간절연막, 상기 도전성 패드 및 상기 제 1 및 제 2 트랜지스터 상에 제 2 층간절연막을 형성하는 단계와, 상기 제 2 층간절연막을 식각하여 상기 도전성 패드, 상기 다수의 제 2 트랜지스터 양측의 반도체 기판 및 상기 텅스텐 실리사이드막을 노출시키는 제 1, 제 2 및 제 3 비트라인 콘택홀을 형성하는 단계와, 상기 제 2 층간절연막 및 상기 비트라인 콘택홀 내부에 실리콘 공급막을 형성하는 단계와, 상기 실리콘 공급막 상에 실리사이드 형성용 금속막을 증착하고 열처리하여 금속 실리사이드막을 형성하는 단계와, 상기 실리사이드막 상에 배리어막 금속막을 형성하는 단계와, 그리고 상기 배리어막 상에 비트라인용 금속막을 형성하는 단계를 포함하여 이루어진다.
상술한 방법에 있어, 상기 실리콘 공급막은 도핑된 폴리실리콘, 도핑되지 않은 폴리실리콘, 단결정 실리콘 그리고 비정질 실리콘 중 어느 하나에 의해 형성된다.
상술한 목적을 달성하기 위한 본 발명에 따르는 비트라인 콘택은, 반도체 기판 상에 형성된 도전 구조물과, 상기 도전 구조물을 포함하여 상기 반도체 기판 상에 형성된 절연막과, 상기 절연막을 뚫고 상기 도전구조물을 노출시키는 비트라인 콘택홀과, 상기 콘택홀 내부 및 양 측벽에 형성된 티타늄 실리사이드막과, 상기 티타늄 실리사이드막 상에 형성된 배리어 금속막과, 그리고 상기 콘택홀을 완전히 채우도록 상기 배리어 금속막 상에 형성된 비트라인용 금속막을 포함한다.
(작용)
도 2를 참조하면, 본 발명에 따른 비트라인 콘택 형성 방법에 의하면, 서로 다른 영역 즉 폴리실리콘 패드(240), 불순물 영역(200) 및 게이트의 텅스텐 실리사이드(140)를 노출시키는 콘택홀(280a, 280b, 280c)이 형성된 후, 안정적인 금속 실리사이드막 형성을 위한 실리콘 공급층(300)이 상기 콘택홀 내부에 형성된다. 그리고 나서, 금속 실리사이드막 형성을 위한 금속막(320)이 증착된다. 상기 실리콘 공급층(300)으로 인해 금속 실리사이드막 형성을 위한 실리콘 공급을 충분하게 확보할 수 있어, 모든 영역에서 안정적인 금속 실리사이드막을 형성 할 수 있어 하부막과 안정적인 콘택을 형성할 수 있다.
(실시예)
이하 첨부되는 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 제시되는 도면에서 형성되는 막질 및 영역들이 다소 과장되게 도시되어 있으며 반도체 제조 공정에서 통상적으로 사용되는 널리 알려진 공정 기술에 대해서는 상세한 설명을 생략한다.
먼저 웨이퍼가 준비된다. 상기 웨이퍼 중에서 반도체 장치를 구성하는 여러 가지 요소가 형성되는 특정 부분을 이하에서 반도체 기판이라 한다. 도면에는 이러한 반도체 기판(100)의 일부분만이 도시되어져 있으며, 상기 반도체 기판(100)은 셀어레이 영역과 주변회로 영역으로 구성되어 있다. 도 1을 참조하면, 상기 반도체 기판(100) 상에 소자분리공정이 진행되어 활성영역과 비활성 영역이 정의된다. 도 1에는 단지 활성영역만이 도시되어져 있다. 그리고 나서 통상적인 이온주입공정 예들 들면 웰 구조 및 트랜지스터 문턱 전압 조절을 위한 이온주입공정이 상기 활성영역 상에 진행된다. 다음 반도체 기판(100) 전면에 게이트 산화막(미도시)이 형성되고 게이트 전극물질 및 게이트 캡핑막이 증착된다.
더 구체적으로 게이트 전극물질로 폴리실리콘(120) 및 게이트의 저항을 감소시키기 위한 텅스텐 실리사이드막(140)이 형성된다. 예를 들면, 상기 폴리실리콘막은 약 800 옹그스트롬 내지 1,200 옹그스트롬의 두께를 가지도록 형성되며, 상기 텅스텐 실리사이드막은 약 500 옹그스트롬 내지 2,000 옹그스트롬의 두께를 가지도록 형성된다.
상기 게이트 캡핑막은 캡핑 실리콘 질화막(160)으로 형성된다. 더 구체적으로 상기 실리콘 질화막은 약 1,800 옹그스트롬 내지 2,500 옹그스트롬의 두께를 가지도록 형성된다.
다음 게이트 패턴을 형성하기 위해 포토리소그라피 공정과 에칭 공정이 진행되어 다수의 게이트 패턴이 도 1에 나타난 바와 같이 반도체 기판의 셀어레이 영역 및 주변회로 영역에 각각 형성된다.
다음 게이트 스페이서 형성 공정이 수행되어 상기 게이트 패턴 양측벽에 절연막 스페이서(180)가 형성된다. 구체적으로, 절연막으로 실리콘 질화막이 약 500 옹그스트롬의 두께를 가지도록 형성된다. 그리고 나서 재식각(etch-back)되어 상기 게이트 패턴의 양측벽에만 남고 나머지 부분에서는 모두 제거되어 측벽 스페이서(180)가 완성된다.
다음 통상적인 이온주입 공정이 수행되어 활성영역 상에 불순물 확산 영역(200)이 형성되고, 트랜지스터가 완성된다.
다음, 상기 트랜지스터를 포함하여 상기 반도체 기판(100) 상에 제 1 층간절연막(220)이 형성된다. 상기 제 1 층간절연막은 플라즈마 강화 테트라에틸오르토실리케이트막(PE-TEOS)으로 형성된다.
다음 후속 비트라인 콘택 형성 공정의 공정마진 확보를 위해 상기 셀어레이 영역의 불순물 확산 영역(200)에 전기적으로 연결되는 도전성 패드 공정이 진행된다. 구체적으로 포토리소그라피 공정과 자기정렬콘택 에칭 공정이 수행된다. 즉 상기 제 1 층간절연막(220) 상에 포토레지스트막이 스핀 코팅되어 패터닝 된다. 상기 패턴화된 포토레지스트막을 사용하여 상기 제 1 층간절연막(220)을 식각한다. 이때, 상기 제 1 층간절연막의 식각은 상기 질화막 스페이서(180) 및 캡핑 질화막160)에 식각 선택비가 우수한 조건, 이른바 자기정렬콘택 식각 조건으로 식각하여 콘택 패드 형성을 위한 오프닝을 형성한다.
상기 자기정렬 콘택 식각으로 인해 비록 오정렬이 발생하더라도 층간절연막에 대한 식각이 질화막에서 정지되기 때문에 공정마진을 확보할 수있다.
다음 상기 제 1 층간절연막(200) 및 상기 오프닝 상에 도전성 패드용 도전물질 예를 들면 도핑된 폴리실리콘이 형성된다. 다음 상기 형성된 폴리실리콘막에 대하여 화학적기계적 연마 공정이나 재식각 공정을 진행하여 폴리실리콘 패드(240)를 형성한다.
다음 상기 폴리실리콘 패드(240), 상기 주변회로 영역의 불순물 확산 영역(200) 및 트랜지스터의 텅스텐 실리사이드막(140) 상에 형성되는 비트라인 콘택의 안정적인 콘택 저항 확보를 위해 실리사이드막 형성 공정이 수행된다.
먼저 상기 폴리실리콘 패드(240)를 포함하여 상기 제 1 층간절연막(220) 상에 제 2 층간절연막(260)이 형성된다. 상기 제 2 층간절연막(260)은 산화막으로 형성되며, 예를 들면, 플라즈마 강화-테트라에틸오르토실리케이트 (plasma enhanced-tetraorthosilicate) 산화막으로 약 1,000 옹그스트롬 내지 3,000 옹그스트롬의 두께를 가지도록 형성된다.
포토리소그라피 공정과 에칭 공정이 수행되어 상기 폴리실리콘 패드(240), 상기 주변회로 영역의 불순물 확산 영역(200) 및 트랜지스터의 텅스텐 실리사이드막(140)을 각각 노출시키는 비트라인 콘택홀(280a,280b,280c)이 형성된다. 즉 상기 제 2 층간절연막(260) 상에 포토레지스트막이 스핀 코팅되어 패터닝 된다. 상기 패턴화된 포토레지스트막을 사용하여 상기 제 2 층간절연막(260)을 식각하여 형성한다.
다음 도 2를 참조하면, 서로 다른 영역에서 안정적인 실리사이드막 형성을 위해, 실리콘 공급 소스로서 실리콘 공급층(300)이 상기 콘택홀 내부 및 상기 제 2 층간절연막(260) 상에 형성된다. 상기 실리콘 공급층(300)은 실리사이드화에 필요한 실리콘을 충분히 공급함으로써, 서로 다른 영역에서 안정적인 금속 실리사이드막 형성을 가능하게 한다. 상기 실리콘 공급층(300)은 약 1,000 옹그스트롬 이하 예를 들면 약 100 옹그스트롬 내지 1,000 옹그스트롬의 두께를 가지도록 형성되며, 도핑된 폴리실리콘, 도핑되지 않은 폴리실리콘, 단결정 실리콘 및 비정질 실리콘 중 어느 하나에 의해 형성된다.
다음 상기 실리콘 공급층(300) 상에 실리사이드 형성을 위한 금속막(320)이 형성된다. 상기 금속막(320)은 예를 들면 티타늄, 코발트 등으로 형성되며 증착된다. 그리고 나서 후속 공정으로 열처리가 수행되어 상기 실리콘 공급층(300)과 상기 금속막(320)이 반응하여 금속 실리사이드막(340)이 도 3에 나타난 바와 같이 콘택홀(280a,280b,280c)의 바닥, 양측벽 및 상기 제 2 층간절연막(260) 상에 형성된다. 예를 들어 약 50 옹그스트롬 내지 500 옹그스트롬의 두께를 가지도록 형성된다.
다음 도 4를 참조하면 비트라인용 물질로 사용되는 텅스텐 증착시 발생되는 프로린 가스가 하부막질을 침투하여 계면을 불안정화시키는 것을 막아주는 반응 방지막(360)이 형성된다. 상기 반응 방지막(360)은 예를 들면 티타늄 질화막으로 형성되며 약 100 옹그스트롬 내지 600 옹그스트롬의 두께를 가지도록 형성된다.
다음, 비트라인 형성용 물질로 텅스텐(380)이 상기 콘택홀을 완전히 채우도록 상기 반응 방지막(360) 상에 화학적 기상 증착법(CVD;chemical vapor deposition)법으로 증착된다. 상기 텅스텐막(380)은 약 500 옹그스트롬 내지 3,000 옹그스트롬의 두께를 가지도록 형성된다.
다음 도 5를 참조하면, 후속 공정으로 포토리소그라피 공정 및 에칭 공정을 진행하여 비트라인(400)을 형성한다. 더 구체적으로 포토레지스트막을 스핀 코팅하고 패터닝 한 후, 패턴화된 포토레지스트막을 사용하여 하부의 상기 텅스텐막(380), 티타늄 질화막(360) 그리고 금속 실리사이드막(340)을 상기 제 2 층간절연막(260)이 나타날 때까지 식각하여 상기 비트라인(400)을 형성한다.
본 발명에 따른 비트라인 콘택에 의하면, 금속 실리사이드막이(340)이 콘택면(콘택홀 바닥)에만 존재하지 않고 콘택홀 양측벽 및 제 2 층간절연막 상에도 존해하며 이로 인해 비트라인(400)의 하층막으로 남게되는 특징이 있다.
비록 바람직한 실시예에 의거하여 본 발명을 설명하였지만, 본 발명이 여기에 한정되는 것은 아니며, 본 발명의 기술적 사상 및 범위를 벗어나지 않고 다양한 변화 및 변경이 가능하다.
본 발명에 따르면, 실리콘 공급층을 실리사이드막 형성을 위한 금속막 형성 전에, 콘택홀 내부에 형성함으로써, 서로 다른 영역에서 각각 안정적인 금속 실리사이드막을 형성할 수 있는 효과가 있다.

Claims (3)

  1. 반도체 장치의 비트라인 콘택을 형성하는 방법에 있어서,
    셀어레이 영역과 주변회로 영역이 정의된 반도체 기판 상에 적어도 폴리실리콘/텅스텐 실리사이드의 게이트 전극을 가지는 각각 다수의 제 1 및 제 2 트랜지스터를 형성하는 단계와;
    상기 다수의 제 1 트랜지스터 사이 및 상기 다수의 제 2 트랜지스터를 포함하여 상기 반도체 기판 상에 제 1 층간절연막을 형성하는 단계와;
    상기 다수의 제 1 트랜지스터 사이에 도전성 패드를 형성하는 단계와;
    상기 제 1 층간절연막, 상기 도전성 패드 및 상기 제 1 및 제 2 트랜지스터 상에 제 2 층간절연막을 형성하는 단계와;
    상기 제 2 층간절연막을 식각하여 상기 도전성 패드, 상기 다수의 제 2 트랜지스터 양측의 반도체 기판 및 상기 텅스텐 실리사이드막을 노출시키는 제 1, 제 2 및 제 3 비트라인 콘택홀을 형성하는 단계와;
    상기 제 2 층간절연막 및 상기 비트라인 콘택홀 내부에 실리콘 공급막을 형성하는 단계와;
    상기 실리콘 공급막 상에 실리사이드 형성용 금속막을 증착하고 열처리하여 금속 실리사이드막을 형성하는 단계와;
    상기 실리사이드막 상에 배리어막 금속막을 형성하는 단계와; 그리고
    상기 배리어막 상에 비트라인용 금속막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 비트라인 콘택 형성 방법.
  2. 제 1 항에 있어서,
    상기 실리콘 공급막은 도핑된 폴리실리콘, 도핑되지 않은 폴리실리콘, 단결정 실리콘 그리고 비정질 실리콘 중 어느 하나에 의해 형성되는 것을 특징으로 하는 반도체 장치의 비트라인 콘택 형성 방법.
  3. 반도체 장치의 비트라인 콘택 구조에 있어서,
    반도체 기판 상에 형성된 도전 구조물과;
    상기 도전 구조물을 포함하여 상기 반도체 기판 상에 형성된 절연막과;
    상기 절연막을 뚫고 상기 도전구조물을 노출시키는 비트라인 콘택홀과;
    상기 콘택홀 내부 및 양측벽에 형성된 티타늄 실리사이드막과;
    상기 티타늄 실리사이드막 상에 형성된 배리어 금속막과; 그리고
    상기 콘택홀을 완전히 채우도록 상기 배리어 금속막 상에 형성된 비트라인용 금속막을 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 비트라인 콘택.
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* Cited by examiner, † Cited by third party
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