KR100690121B1

KR100690121B1 - 고성능 ｄｒａｍ 및 제조 방법

Info

Publication number: KR100690121B1
Application number: KR1020000014498A
Authority: KR
Inventors: 디르크 토벤; 요한 알스마이어
Original assignee: 인피니언 테크놀로지스 노쓰 아메리카 코포레이션
Priority date: 1999-03-22
Filing date: 2000-03-22
Publication date: 2007-03-08
Also published as: CN1156914C; JP2000311991A; US6235574B1; KR20010006849A; EP1039533A3; CN1268772A; TW448543B; EP1039533A2

Abstract

본 발명은 중심영역의 메모리 셀의 N-MOSFET와 주변영역의 보조 회로의 C-MOSFET를 포함하는 실리콘 칩에서 DRAM을 형성하는 방법에 관한 것이다. 메모리 셀들의 형성 동안, 주변영역에 마스킹 산화 층을 포함함으로써, N 도핑된 폴리싸이드 게이트들을 이용하는 N-MOSFET와 P 도핑된 폴리싸이드 게이트들을 이용하는 P-MOSFET가 형성된다. 소스들과 드레인들은 자동 정렬된 규화물 콘택들을 포함한다.

Description

고성능 ＤＲＡＭ 및 제조 방법 {HIGH PERFORMANCE DRAM AND METHOD OF MANUFACTURE}

도 1-17은 다양하고 연속적인 제조 단계들의 단면도로서, 메모리 셀 어레이 트랜지스터용으로 적합한 N-MOSFET와 보조 회로용 상보 쌍 N-MOSFET 및 P-MOSFET 모두가 형성되는 실리콘 칩 일부를 도시한다.

*도면의 주요부분에 대한 부호의 설명*

10 : 기판 12 : 실리콘 산화물 층

14 : 도핑되지 않은 실리콘 층 22 : 폴리싸이드 층

26 : 실리콘 질화물 캡 층 34 : 측벽 유전성 스페이서

36A : BPSG 층 40A, 40B : 게이트 영역 메사

42 : 스페이서 57, 58, 59 : 살리싸이드 접속부

60A : 평탄층

본 발명은 다이나믹 랜덤 액세스 메모리(DRAM), 특히 보조 회로의 상보형 트랜지스터들이 이중 일 함수 게이트를 포함하는 DRAM에 관한 것이다.

현재 기술적 수준의 DRAM은 열들과 행들에 배열된 메모리 셀들의 어레이가 중심(어레이)부에 배치되고 메모리 셀에 저장된 이진 디지트들(비트들)을 읽고 쓰기 위한 보조 회로가 주변영역에 위치하는 실리콘 칩을 포함한다. 일반적으로, 현재의 기술 수준에서, 각 메모리 셀은 N 채널 금속 산화 반도체 전계 효과 트랜지스터(N-MOSFET)를 포함하고, 보조 회로는 일반적으로 상보 금속 산화 반도체 전계 효과 트랜지스터들(C-MOSFET들)로 알려진 N-MOSFET과 P 채널 금속 산화 반도체 전계 효과 트랜지스터(P-MOSFET) 모두를 포함한다. DRAM의 가장 최근의 기술 수준에서, 어레이 트랜지스터들과 보조 트랜지스터들 모두는 모든 트랜지스터들과 기본적으로 동일한 스택들로 형성된 폴리싸이드(예를 들어, WSiX) 게이트를 사용한다. 이런 방법은 모든 게이트들이 동시에 증착되고 패턴화될 수 있기 때문에 비용 절감을 할 수 있고, 제조를 쉽게 하고 제조 비용을 줄인다. 일반적으로, 스택들은 n 타입의 도핑된 폴리실리콘, 폴리싸이드 및 실리콘 질화물 캡의 순차적인 층들이다. 그러나, 이것은 DRAM, 특히 보조 회로의 P-MOSFET에 대한 성능 상의 한계가 있다. 이것은 장차 성능 개선을 위해 보조 회로의 성능을 향상시켜야 하는 미래에는 심각한 문제가 될 것이다.

또한, DRAM 기술은 일반적으로 고밀도와 생산성 증가를 위해 어레이에서 셀의 크기를 줄이는 추세이다. 어레이 셀 크기를 줄이는 가장 효과적인 방법 중 하나는 메모리 셀의 트랜지스터의 소스/드레인 영역들(일반적으로 DRAM의 비트 라인에 결합된 트랜지스터 출력)에 경계 부분이 없는 콘택을 사용하는 것이다. 이것은 게이트 스택의 도전성 부분의 상부에 비교적 두꺼운 SiN 캡이 필요하다. 보조 회 로에도 필요한 이러한 캡은 에칭 중에 선폭 제어를 어렵게 하고, 이는 다시 장치 성능의 또 다른 중요 계수인 게이트 폭의 제어를 어렵게 만든다.

반면에, 고 성능 논리 회로들은 보통, 이중 일 함수 스택으로 일반적으로 설명되는 각각의 N-MOSFET들과 P-MOSFET들에 대한 게이트 스택의 일부로서 n 타입과 p 타입의 도핑된 폴리실리콘으로 제조되고 있다. 이것들은 소스와 드레인 확산 영역들을 형성하도록 게이트 폴리실리콘과 실리콘 기판을 동시에 도핑하는 소위 살리싸이드(자동 정렬 실리싸이드)방법에 의해 제조된다. 이런 방법에서는 SiN 캡이 필요하지 않기 때문에 선폭 제어를 용이하게 한다. 이런 방법에 대한 단점은 추가의 마스크들이 필요하다는 것이다. p 타입 도펀트(일반적으로 붕소)의 큰 열적 확산 상수 때문에, 상기 방법은 공정을 더욱 복잡하게 만들고 허용된 열적 버짓에서 감소된다. 이러한 요인은 회로에서 게이트들 사이에 공간의 높은 종횡비 때문에, 일반적인 BPSG(boroPhosPho-silicate glasses)를 환류하기 위해 일반적으로 사용되는 어닐링 단계들의 사용을 제한한다.

본 발명은 보조 회로에 대한 성능 개선이 가능하도록 보조 회로의 C-MOSFET트랜지스터들에 대한 이중 일 함수 게이트들을 제공하기 위하여 새로운 방식으로 종래의 기술을 사용하는 고성능 DRAM들을 제조하는 방법을 제공한다.

특히, 새로운 공정은 고속 저 전력 논리 회로에 대한 사용이 일반적으로 제한되는 CMOS 기술분야에서 일반적인 살리싸이드 게이트 방식의 보조 회로에서 사용 된다.

특히, 관련된 공정 흐름은 각 셀들의 어레이 트랜지스터들에 적용 가능한 그라운드 룰들과 절충되지 않는 것이지만, CMOS 보조 회로 트랜지스터들에 바람직한 이중 일 함수 게이트들을 제공하고 최종 생산물의 높은 전기적 성능에 상응하는 열적 버짓을 포함한다.

더욱이, 본 발명의 방법은 어레이 트랜지스터들의 제조시의 패턴닝과 갭 충전 단계들을 보조 회로 트랜지스터들을 형성하기 위해 사용된 다중층 스택에서, 예컨대 실리콘 산화물로된 에칭 스톱층을 초기에 포함함으로써 보조 회로 트랜지스터의 제조시의 상기 단계들을 효과적으로 분리한다. 게다가, 폴리싸이드 층은 어레이 트랜지스터들로만된 게이트 스택의 일부이기 때문에 보조 회로 트랜지스터들은 종래의 살리싸이드 기술을 이용하여 쉽게 만들어질 수 있다. 결국, 공정 단계들은 열적 버짓이 임계 상태인 p 타입 도펀트들이 실리콘 칩에 아직 주입되지 않은 어레이 트랜지스터들만의 제조에 중요하도록 배열된다. 부가적으로, 상기 공정은 공간이 그렇지 않은 경우보다 저온에서 충전되도록 보조 회로 게이트들 사이의 공간이 감소된 종횡비를 갖게 한다.

따라서, 본 발명은 실리콘 칩 같은 반도체 몸체에 DRAM을 제공하기 위한 공정으로 광범위하게 간주될 수 있으며, 메모리 셀들은 칩의 중심영역에 어레이 되고 보조 회로는 그 주변영역에 형성된다. DRAM 기술 수준의 특성에 따라, 메모리 셀 트랜지스터들은 모두 N-MOSFET이고 보조 회로는 N-MOSFET들과 P-MOSFET들을 포함한다. 중요한 특성은 각 어레이 N-MOSFET들은 N 도핑된 폴리싸이드 게이트 콘택을 포함하고 보조 회로의 각각의 MOSFET들은 적당하게 도핑된 폴리실리콘 게이트를 포함한다는 것이다. 관련 특성은 보조 회로 트랜지스터들의 소스, 드레인 및 게이트 콘택은 모두 경계부분이 없는 살리싸이드 콘택들을 형성하는 자동 정렬 기술에 의해 형성된다는 것이다.

장치 측면에서 보면, 본 발명은 DRAM의 중심영역에 N-MOSFET을 각기 포함하는 메모리 셀 어레이가 형성되고 주변영역에 N-MOSFET들과 P-MOSFET들 모두를 포함하는 보조 회로가 형성되는 실리콘 칩을 포함하는 DRAM에 관한 것이며, 상기 메모리 셀의 N-MOSFET들은 N 도핑된 폴리싸이드 게이트를 사용하고, 보조 회로의 N-MOSFET들은 N 도핑된 폴리실리콘 게이트들을 사용하며, 보조 회로의 P-MOSFET 들은 P 도핑된 폴리실리콘 게이트들을 사용하는 것을 특징으로 한다.

방법 측면에서 보면, 본 발명은 칩의 중심영역에 N-MOSFET들을 사용하는 메모리 셀 어레이가 포함되고 칩의 주변영역에 C-MOSFET들을 사용하는 보조 회로가 포함되는 실리콘 칩으로 구성된 DRAM을 형성하기 위한 방법에 관한 것이다. 상기 방법은 다음의 단계를 포함한다: 실리콘 산화물의 마스킹 층을 상기 칩 영역 표면에 형성하고 메모리 셀 어레이들이 포함되어야 할 상기 중심영역로부터 선택적으로 상기 층을 제거하지만, 상기 보조 회로가 포함되어야 할 상기 주변영역에 적절하게 위치하도록 층을 남겨두는 단계; 상기 중심영역에 상기 메모리 셀들의 상기 N-MOSFET들을 형성하고 도너 원자로 도핑되는 하부 폴리실리콘 층과 금속 실리싸이드인 상부 층을 포함하는 게이트 도체들을 상기 N-MOSFET에 포함시키는 단계; 마스킹 층으로 상기 칩 영역을 덮고 상기 칩의 상기 중심영역로부터 상기 마스킹 층을 선택적으로 제거하는 단계; 상기 칩 영역의 상기 주변영역로부터 상기 실리콘 산화물 층을 제거하는 단계; 마스킹 층으로 상기 주변영역을 덮고 N-MOSFET들이 형성되어야 할 부분에서 상기 주변영역을 제거하는 단계; 상기 주변영역에 상기 보조 회로의 상기 N-MOSFET를 형성하고 도너 원자들로 도핑된 하부 폴리실리콘 층과 금속 실리싸이드인 상부 층을 포함하는 게이트 도체들을 상기 N-MOSFET에 포함시키는 단계; 상기 주변영역을 마스킹 층으로 덮고 P-MOSFET가 형성 되야 할 부분에서 상기 마스킹 층을 제거하는 단계; 상기 주변영역에 상기 보조 회로의 상기 P-MOSFET를 형성하고 억셉터 원자들로 도핑된 하부 실리콘 층과 금속 실리싸이드인 상부 층을 포함하는 게이트 도체에 상기 P-MOSFET를 포함시키는 단계를 포함한다.

본 발명은 첨부된 도면과 함께 개시된 다음의 더 상세한 설명으로 더 쉽게 이해될 것이다. 도면은 축적에 따르지 않는다.

공지된 바와 같이, 실리콘 집적 회로의 제조 공정에서, 상대적으로 큰 실리콘 웨이퍼 상에서 대부분의 공정이 이루어지고, 그 후에 웨이퍼가 원하는 집적 회로를 포함하는 각각의 실리콘 칩들로 다이싱되는 것이 일반적이다. 만일 단일 DRAM이 형성되는 단일 칩의 관점에서 설명이 이루어진다면, 본 발명의 방법을 이해하기 쉬울 것이다. 웨이퍼 스케일 공정에 대한 설명을 이해하는데에 어려움은 거의 없을 것이다.

도 1은 DRAM의 메모리 셀 어레이에 사용되는 N-MOSFET이 형성된 어레이 부분(100A)과 DRAM의 보조 회로에 사용되는 상보 N-MOSFET들 및 P-MOSFET들이 형성될 부분(100B)을 포함하는 다중층 스택(100)으로 구성된 제품이 될 실리콘 웨이퍼의 일부를 도시한다. 일반적으로, 보조 회로는 메모리 셀들이 집중되는 영역들에 접하는 영역들에 집중된다. 스택(100)은 예를 들어, 다양한 확산 웰들, 트렌치들 및 DRAM에 필요한 다양한 회로 장치들을 형성하고 절연시키기 위하여 실리콘 기판에 필요한 기타 영역들이 포함될 단결정 실리콘 기판(10)을 포함한다. 이들은 특별한 타입의 원하는 DRAM에 적절한 모양으로 형성될 수 있기 때문에, 도시하지 않았다.

스택(100)은 일반적으로, 다음과 같이 제공된다. 게이트 산화층(12)은 단결정 p 타입 실리콘 기판(10)의 상부에 성장되고, 다음에 도핑되지 않은 실리콘 층(14)과 실리콘 산화층(20)이 블랭킷 증착된다. 여기에 사용된 대로, "도핑되지 않은"이라는 용어는 도전성과 도전성 타입을 제어하기 위해 정상적으로 추가되는 도펀트들이 없다는 의미다.

적절한 마스킹 후에, 실리콘 산화물(20)은 보조 부분(100B)에 대략 상응하는 부분에만 실리콘 산화물이 남도록 에칭된다. 다음에, 마스크가 벗겨지고 스택(100)의 상부는 예를 들어, 텅스텐 실리싸이드(WSi)와 같은 적절한 폴리싸이드(Polycide) 층(실리콘 질화물)으로 예를 들어, 스퍼터링 또는 화학 기상 증착에 의해 덮인다. 일부 경우에, 만일 얇은 폴리실리콘 층(도시되지 않음)이 우선 실리콘 산화물 위에 증착된다면, 증착되는 폴리싸이드의 접착력을 개선시킬 수 있다. 이렇게 형성된 스택이 도 2에 도시된다.

그리고, 화학 기계적 연마(CMP)는 에칭 스톱으로 작용하는 실리콘 산화물(20)을 포함하는 실리콘 산화물 층(20)에 대하여 선택적으로 폴리싸이드 층(22)을 에칭하는데 이용된다. 딱딱한 연마 패드는 영역(100A)에서 과도한 디싱을 방지하기 위해 바람직하게 이용된다. 이에 의하여 도 3에 도시된 대로, 폴리싸이드(22)와 실리콘 산화물(22)에 의해 부분적으로 형성된 스택의 상부면(21)은 평탄하며, 폴리싸이드 층(22)은 대략 어레이 부분 (100A)으로 제한되고 실리콘 산화물 층(20)은 대략 보조 부분(100B)으로 제한된다. 바람직하게, 폴리싸이드 층(22)은 도시된 대로, 스택의 보조 부분(100B)을 약간 침식한다.

도 4에 도시된 대로, 스택의 평탄면(21)은 실리콘 질화물의 캡층(26)과 적절한 포토레지스트의 마스크 층(28) 예를 들어, 포토리소그라피 패턴의 깊은 자외선 범위에서 사용 가능한 마스크 층으로 차례로 덮인다. 이 때, 마스크 층(28)은 도 5에 도시된 대로, 스택을 남기기 위해 패턴화된다.

이 후에 도시된 바와 같이, 마스크 층(28)에서의 이런 패턴은 결국엔 도핑될 실리콘 기판(10) 영역을 결정하는데, 상기 기판 영역에서는 실리콘 기판에 형성될 메모리 셀들과 보조 회로 모두의 트랜지스터의 소스와 드레인을 형성하도록 어레이 부분(100A)에서는 n 타입 도핑되고 보조 부분(100B)에서는 p 타입 또는 n 타입 도핑된다.

그 후에, 여러 개의 에칭 단계들이 이어지고 그 결과는 도 6에 도시된다. 우선, 실리콘 질화물(26)이 에칭되어, 어레이 부분 (100A)의 폴리싸이드 층(22)과 보조 부분(100B)의 산화 층(20)이 정지된다. 그리고, 포토레지스트 마스크(28)가 벗겨지고 시기 적절한 폴리싸이드 에칭이 노출된 폴리싸이드 층(22)을 통해서 에칭하기 위하여 수행된다. 이 에칭은 실리콘 산화물을 에칭하지 않도록 선택되어, 어레이 부분(100A)의 폴리싸이드(22)가 패턴화되는 반면에, 스택의 보조 부분(100B)의 실리콘 산화물 층(20)은 거의 침해되지 않고 패턴화되지 않은 상태로 남아있다. 도 6에 도시된 실리콘 산화물 층(20)과 제 1 폴리싸이드 세그먼트(22) 사이의 개구부(100C)는 앞서 언급한 바와 같이 폴리싸이드 층(22)이 스택의 보조 부분을 침식함으로써 결정된다.

도 6에서 개략적으로 도시된 바대로, n 타입의 도펀트 이온들(30)을 스택 구조물에 조사시켜 이러한 이온들을 어레이 부분(100A)의 폴리실리콘 층(14)의 노출된 부분들에 주입한다. 다음에 열적 어닐링이 수행되어, 층(14)의 도핑되고 노출된 폴리실리콘 영역에서 폴리싸이드 영역들(22)과 질화물 영역들(26)로 된 상부 부분들 때문에 층(14)의 직접 조사되지 않은 인접한 폴리실리콘 영역까지 n 타입 도펀트들을 측방향으로 확산시킨다.

그 다음에, 층(14)의 노출된 폴리실리콘 영역 어레이 부분(100A) 및 어레이 부분(100A)과 보조 부분(100B) 사이의 상기 좁은 영역(100C) 모두의 실리콘 산화물 층(12)까지 에칭된다. 그리고, 스택은 n 타입 이온들로 다시 조사되어 메모리 셀 어레이 부분에서 N-MOSFET들의 소스/드레인 영역들로서 기능을 할 국부의 n 타입 영역(32)을 형성하기 위해 상기 이온들(31)을 실리콘 기판(10)의 노출된 영역들에 주입한다. 그 후에, 일반적으로 실리콘 질화물로 된 측벽 유전성 스페이서들(실리콘 질화물)은 도 7에 도시된 대로, 칩 상부면에 위치한 다양한 스택들의 측벽 상에 형성된다. 이 스페이서들은 측벽 스페이서들을 형성하기 위해 공지된 모양으로 형성될 수 있다. 이것들은 살리싸이드 공정의 일부로써 스택의 어레이 부분에서 선택적인 무경계 콘택 에칭을 위한 실리콘 질화물 층(26)의 부분들로 후에 기능을 할 것이다.

그리고, 도 8에 도시된 대로, BPSG(borophosposilicate glass)와 같은 적절한 캐핑 유전성 층(36)은 스택 전체에 증착된다. 일반적으로, 어레이 영역(100A)에서 자동 정렬된 콘택 에칭이 게이트 산화층(12)에 구멍을 만드는 것을 방지하기 위해서, 우선 일반적으로 실리콘 질화물 또는 실리콘 질산화물로된 얇은 선 층을 아래로 내리는 것이 필요하다. 열적 환류는 스택 표면이 거의 다시 평탄하게 되도록 갭들을 충전하는데 사용된다. 이제, 스택 구조물의 메모리 셀 어레이 부분의 처리과정은 거의 완성되어간다. 다음에, 도 8에 도시된 대로, 스택 구조물의 전체 상부면에 포토레지스트 마스킹 층(38)의 증착이 이어진다.

그 다음에, 포토레지스트 마스킹 층(38)이 표준 포토리소그라피에 의해 형성되고, 일반적으로 반응성 이온 에칭(RIE)에 의해, BPSG 층(36)이 스택의 보조 부분(100B)으로부터 차례로 에칭된다. 도 9에 스택 구조물의 결과가 도시되는데, BPSG 층(36)과 포토레지스트 층(38)은 스택 구조물의 어레이로 제한된다. 바람직하게 사용된 반응 이온 에칭은 실리콘 산화물층(20)의 노출된 부분들 역시 에칭되도록 실리콘 질화물과 폴리실리콘 모두를 에칭하기 위하여 선택된다. 그 결과, 도 9에 도시된 대로, SiN 캡 질화물층과 측벽 스페이서(34)의 패턴은 실리콘 산화층(20)에 옮겨진다.

포토레지스트(38)는 메모리 어레이 부분(100A)으로부터 제거된다. 그 후에, 보조 부분(100B)에서, SiN 캡 층(26)은 에칭에 의해 제거되고 상기 에칭은 도 10에 도시된 결과에 이르기 위해 산화 게이트(12) 아래에서 완성된다. 도시된 대로, 도핑되지 않은 폴리실리콘 층(14)은 또한 실리콘 기판(14) 상에 도핑되지 않은 폴리실리콘의 메사들(40A, 40B)이 남도록 패턴화된다. 폴리실리콘 층(14)의 상부에서 이전 공정중에 형성된 산화물층은 층(14)의 메사 부분들(40A, 40B)을 보호하기 위한 하드 마스크 기능을 한다. 메사 형성 후에, 산화물층(20)은 예를 들어, HF와 같은 습식 에칭에 의해 제거된다. 포토레지스트 층(38)의 초기 제거 때문에, 부분(100C) 및 어레이 부분(100A)에 남겨진 BPSG 층(36)은 또한 이러한 에칭공정 동안, 도 10의 구조에서 도시된 대로, 얇게(층(36A)으로 도시됨) 될 것이다. 게이트 산화물층(12)은 막(36) 이전에 증착된 얇은 실리콘 질화물 층(위에서 설명되지만 도시되지는 않음)에 의해 보호되기 때문에, 에칭되지 않는다.

실리콘 질화물 스페이서(42)는 종래의 표준 기술을 이용하여 메사들(40A, 40B)의 상부와 측면에 형성되고 있다. 스페이서들을 형성하기 이전에 산화물 측벽을 만드는 것이 필요하다. 이것은 도 10에 도시된 스택 구조물을 상승된 온도에서 산화 환경에 노출시킴으로써 이루어질 수 있다. 이것에 의해 메사들(40A, 40B)의 측면들과 상부에 얇은 산화층이 형성된다.

측벽 스페이서(42)의 형성은 전술한 게이트 산화물층(12)의 상부에 질화층을 제거하는 결과를 가져온다.

그 다음에, 구조는 보조 회로의 상보 쌍의 N-MOSFET가 형성되야 하는 보조 부분(100B)의 폴리실리콘 메사(40A)를 포함하는 영역만을 노출하기 위해 도 12에 도시된 대로, 패턴화된 포토레지스트 층(44)으로 덮인다.

도 12에서 개략적으로 도시된 대로, 스택은 도너 이온들을 폴리실리콘 메사(40A) 및 메사(40A)의 양쪽 면상의 실리콘 기판(10)의 노출 영역(47A, 47B)에 주입하기 위해 도너 이온들(46)로 조사된다. 어닐링 후에, 이 영역들(47A, 47B)은 각각 보조 회로의 N-MOSFET의 소스와 드레인이 된다. 폴리실리콘 메사(40A)는 또한 N-MOSFET의 게이트 도체로서 더 우수한 기능을 하기 위해 유사하게 n 타입으로 도핑된다.

다음에, 모든 포토레지스트 마스크(44)는 제거되고 도 13에 도시된 대로, P-MOSFET가 형성되야 할 메사(40B)를 포함하는 보조 부분 영역만 노출되도록 패턴화된 또 다른 포토레지스트 마스크(48)에 의해 대체된다. 도 13에서 개략적으로 도시된 대로, 폴리실리콘 메사(40B)의 양쪽 면상의 실리콘 기판(14)의 노출된 부분(49A, 49B)과 메사 자체를 p 타입으로 도핑하기 위하여 억셉터 이온(50)으로 조사되어 보조 회로의 P-MOSFET의 게이트 도체로 기능하도록 한다. 어닐링 후에, 부분들(49A, 49B)은 각각 보조 회로의 P-MOSFET의 소스와 드레인이 되고 도핑된 메사(40B)는 게이트 도체가 된다.

마스크(48)가 제거되고 HF 에칭이 메사들(40A, 40B) 및 메사들(40A, 40B) 상부의 잔여 산화물 사이의 산화 게이트(12)를 제거하기 위해 행해진다. 그 후에, 적절한 금속막(52)(일반적으로 티타늄 또는 코발트)은 도 14에 도시된 대로, 보통 전 스택 상에 스퍼터링에 의해 증착된다. 상기 막(52)은 폴리실리콘 메사(40A, 40B)의 표면 위에 자동 정렬된 실리싸이드(살리싸이드)를 형성하기 위해 이용된다. 열적 어닐링 후에, 살리싸이드 저항 콘택들은 메사들(40A, 40B)의 노출된 상부면과 실리콘 기판(10)의 주입된 표면 영역들(47A, 47B, 49A, 49B)과 같은 막(52)에 실리콘과 직접 접촉하는 곳에 형성될 것이다. 따라서, 각각 소스와 드레인 전극들로서 기능을 할 이 콘택들은 소스와 드레인 영역들에 자동 정렬될 것이다.

이러한 증착과 어닐링 후에, 도 15에 도시된 대로, 습식 에칭은 각각 폴리실리콘 게이트 도체들(40A, 40B)과 융합된 살리싸이드 콘택들(56A, 56B), 및 실리콘 기판(10)의 주입된 소스/드레인 영역(47A, 47B, 49A, 49B)과 융합된 살리싸이드 콘택들(57, 58, 59)을 절연시키도록 노출된 실리콘과 반응하지 않는 초과 금속막(52)을 제거하기 위해 사용된다. 도 15에 도시된 대로, 만일 주입된 영역(47A, 47B)이 CMOS 회로 내에 필요하다면, 단일 살리싸이드 콘택을 형성할 수 있다. 그러나, 알려진 바와 같이, 다른 장치들 또한 쉘(shall) 트렌치 절연 또는 로코스(LOCOS) 산화와 같은 기술에 의해 서로 전기적으로 절연될 수 있다. 단순한 목적들을 위해, 이 특정 모양들이 도시되지는 않는다. 본 발명은 도 15에 도시된 대로, 절연된 장치들과 단일 살리싸이드 콘택(58)을 포함한 장치에 적용될 수 있다.

도 16에 도시된 대로, 적절한 라이너(도시되지 않음)가 스택의 표면상에 바람직하게 부착된 후에, BPSG와 같은 유전체로된 새로운 캐핑 층(60)이 스택 상에 증착된다.

실예로, 보조 부분(100B)에서 게이트 영역 메사들(실리콘 질화물A, 40B)의 높이는 상대적으로 더 낮을 수 있기 때문에, 충전되는 N-MOSFET와 P-MOSFET 사이의 보조 부분(100B)의 갭의 종횡비들이 이전 기술 구조의 설명과 비교해서, 특별히 엄격하지는 않다. 이리하여, 이 갭들의 충전은 이전 기술 구조보다 상대적으로 더 낮은 공정 온도들로 행해질 수 있다. 잠시 동안, 600도로 가열함으로써 BPSG(60)의 밀도를 조금 높이는 것이 BPSG 층(60) 및 BPSG 층의 나머지부분에 대한 CMP 속도가 평탄화를 용이하게 하도록 하는 것이 바람직할 수도 있다.

마지막으로, 도 17에 도시된 대로, 스택 위의 BPSG층(60)은 CMP에 의해 바람직하게 평탄화되어 평탄층(60A)을 남기도록 한다.

어레이 트랜지스터와 보조 트랜지스터 및 비트 라인과 워드라인 같은 도전성 상호연결부에 다양한 콘택을 공급하는 나머지 공정은 종래 방식으로 행해진다. 유사하게, 메모리 셀들의 저장 노드들을 공급하기 위해 사용되는 캐패시터들은 종래의 방식으로 트렌치 또는 적절한 다중층 스택으로서 바람직하게 실리콘 칩 표면상의 적절한 위치에 배치될 수 있다. 공정의 적절한 변경에 의해, 트렌치 캐패시터들도 사용될 수 있다.

본 발명의 하나의 실예로서 설명된 공정에서의 다양한 변형들은 본 발명의 의도와 범위에서 벗어나지 않고 고안될 수 있다. 특히, 예를 들어, 폴리싸이드들과 살리싸이드들을 형성할 때 전술한 특정 금속 또는 이용된 유전체에 대한 변경이 이루어질 수 있다. 유사하게, 가능한 다른 변화들은 행해진 단계순서로 또는 몇몇 도핑 단계에서 이온 주입에 대신 기상 확산을 대체하는 재배치를 포함한다. 특히, 만일 DRAM 트랜지스터의 품질을 향상시킬 필요가 있다면, 공정 초기에 단결정 실리콘 기판(10) 위에 형성된 실리콘 산화물 층(12)의 부분들은 나중 공정에서, 예를 들어 소스와 드레인 영역들을 형성하기 위한 이온 주입 공정 바로 전에, 게이트 유전 층으로 사용하기 위해 제거되어 새로운 유전 층으로 대체될 수 있다. 기판(10)의 다른 영역들은 실리콘 산화물 층(12)의 여러 두께의 기판 상에 형성될 수 있다.

본 발명은 칩의 메모리 셀 어레이 부분에서 N-MOSFET들 대신에 P-MOSFET들을 사용하고, 두 종류의 트랜지스터들이 포함되는 영역으로 둘러싸인 한 종류의 트랜지스터들의 큰 영역이 있는 DRAM 이외의 집적회로를 형성하기 위해 적절한 변형으로 사용될 수도 있다.

본 발명은 보조 회로의 C-MOSFET 트랜지스터들에 이중 일 함수 게이트를 제공하여 보조 회로의 성능을 개선하는 효과를 가진다.

Claims

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중심영역이 N-MOSFET들을 사용하는 메모리 셀들의 어레이들을 포함하고 주변영역이 C-MOSFET들을 사용하는 보조 회로를 포함하는 실리콘 칩으로 구성된 DRAM을 형성하기 위한 방법으로서,

실리콘 산화물의 마스킹 층을 상기 칩 영역 표면위에 형성하고 상기 메모리 셀 어레이들이 포함되어야 할 상기 중심영역로부터 선택적으로 상기 층을 제거하지만, 상기 보조 회로가 포함되어야 할 상기 주변영역에 상기 마스킹 층의 일부분을 남겨두는 단계;

상기 중심영역에 상기 메모리 셀들의 상기 N-MOSFET들을 형성하고 도너 원자들로 도핑되는 하부 폴리실리콘 층과 금속 실리싸이드인 상부 층을 포함하는 게이트 도체들을 상기 N-MOSFET들에 포함시키는 단계;

마스킹 층으로 상기 칩 영역을 덮고 상기 칩의 중심영역으로부터 상기 마스킹 층을 선택적으로 제거하는 단계;

상기 칩 영역의 주변영역로부터 상기 실리콘 산화물 층을 제거하는 단계;

마스킹 층으로 상기 주변영역을 덮고 상기 보조회로의 N-MOSFET들이 형성되어야 할 상기 마스킹층의 일부분을 제거하는 단계;

상기 주변영역에 상기 보조 회로의 상기 N-MOSFET들을 형성하고 도너 원자들로 도핑된 하부 폴리실리콘 층과 금속 실리싸이드인 상부 층을 포함하는 게이트 도체들을 상기 N-MOSFET들에 포함시키는 단계;

상기 주변영역을 마스킹 층으로 덮고 P-MOSFET들이 형성되어야 할 상기 마스킹층의 일부분을 제거하는 단계; 및

상기 주변영역에 상기 보조 회로의 상기 P-MOSFET들을 형성하고 억셉터 원자들로 도핑된 하부 실리콘 층과 금속 실리싸이드인 상부 층을 포함하는 게이트 도체들을 상기 P-MOSFET들에 포함시키는 단계를 포함하는, DRAM 형성 방법.
제 4 항에 있어서, 실리콘 기판 상에 다수의 메사(mesa)들을 형성하도록 도핑되지 않은 폴리실리콘 층이 상기 칩 영역의 주변영역에서 패턴화되고, 상기 N-MOSFET들의 게이트 도체들이 되어야 할 메사들은 도너 이온들이 주입되며, 상기 P-MOSFET들의 게이트 도체들이어야 할 메사들은 억셉터 이온들이 주입되며, 게이트 유전체는 상기 메사들과 상기 실리콘 기판 사이에 포함되는 것을 특징으로 하는 DRAM 형성 방법.
제 5 항에 있어서, 상기 이온 주입에 의하여 상기 메사들의 양쪽 측면상에 상기 트랜지스터들의 소스와 드레인 영역들을 형성하는 것을 특징으로 하는 DRAM 형성 방법.
제 6 항에 있어서, 이온 주입 후에, 상기 메사들 및 상기 소스와 드레인 영역들을 금속층으로 덮고, 그 다음에 상기 칩을 가열하여 살리싸이드 콘택들을 상기 소스와 드레인 영역들에 선택적으로 형성하는 것을 특징으로 하는 DRAM 형성 방법.
다이나믹 랜덤 액세스 메모리를 제조하는 방법으로서,

메모리 셀 트랜지스터들로서 적합한 N-MOSFET들과 보조 회로로서 적합한 상보형 N-MOSFET 와 P-MOSFET 쌍 모두가 형성되어야 할 실리콘 기판층의 상부면위에 제 1 실리콘 산화물층을 형성하는 단계;

도핑되지 않은 폴리실리콘으로된 제 2 층을 제 1 산화물 위에 적층시키는 단계;

상기 도핑되지 않은 폴리실리콘 제 2 층 위에 실리콘 산화물로된 제 3 층을 적층시키는 단계;

메모리 셀 트랜지스터들이 형성되야 할 부분들을 제거하기 위해 상기 실리콘 산화물 제 3 층을 패턴화하는 단계;

상기 스택 위에 폴리싸이드로된 제 4 층을 증착시키는 단계;

상기 실리콘 산화물 제 3 층의 레벨로 결과적인 스택 구조물을 평탄화하는 단계;

상기 평탄화된 스택위에 실리콘 질화물로된 제 5 층을 형성하는 단계;

상기 실리콘 기판에 소스와 드레인 영역들을 형성하기 위해 상기 실리콘 기판에 도펀트들이 주입되는 상기 폴리실리콘 제 2 층의 영역들을 노출시키도록 상기 제 4 층과 제 5 층에 갭을 형성하기 위해 제 4 층과 제 5층들을 패턴화하는 단계;

상기 제 4 층과 제 5 층의 갭들 하부의 상기 도핑되지 않은 폴리실리콘 제 2 층의 노출 영역에 n 타입 이온들을 주입하는 단계;

상기 제 4 층과 제 5 층에 의해 덮이지 않는 상기 폴리실리콘 제 2 층의 노출 영역들을 상기 실리콘 산화물 제 1 층까지 제거하기 위해 에칭하여, 상기 제 1 층에 갭들을 형성하는 단계;

상기 제 4 층과 제 5 층에 의해 덮이지 않은 깊은 갭들에서 상기 실리콘 기판 층에 선택적으로 n 타입의 소스/드레인 영역들을 형성하기 위해 상기 스택에 n 타입의 도펀트들을 주입하는 단계;

상기 제 4 층과 제 5 층에 형성된 상기 갭들의 측벽들 상에 유전성 스페이서 층들을 형성하는 단계;

유리층으로 상기 스택을 덮고 열적 환류(thermal reflow)를 사용해서 상기 갭들을 충전시키는 단계;

상기 상보형 회로들이 형성되어야 할 상기 스택의 보조 부분을 노출시키고, 상기 실리콘 질화물 제 5 층과 이 제 5 층의 측벽 스페이서 층에 의해 덮이지 않은 상기 실리콘 산화물 제 3 층의 영역들을 노출시키도록 상기 유리를 패턴화하는 단계;

상기 남아있는 실리콘 질화물 제 5 층에 의해 마스킹되지 않는 상기 보조 부분에서 상기 실리콘 산화물 제 3 층과 도핑되지 않은 상기 폴리실리콘 제 2 층을 패턴화하는 단계;

상기 남아있는 실리콘 질화물 제 5 층, 하부의 상기 실리콘 산화물 제 3 층 및 상기 도핑되지 않은 폴리실리콘 제 2 층의 상기 노출 부분들을 상기 보조 부분에서 에칭하는 단계;

상기 노출되고 도핑되지 않은 폴리실리콘 제 2 층 상에 유전성 측벽 스페이서들을 형성하는 단계;

N-MOSFET들이 상기 보조 부분들에 형성되여야 할 상기 영역들위에 윈도우들을 개방하도록 패턴화된 마스킹 층으로 상기 스택을 덮는 단계;

상기 보조 부분들에 상기 N-MOSFET들의 상기 소스/드레인 영역들을 형성하기 위해 상기 어레이의 상기 이전에 도핑되지 않은 상기 폴리실리콘 제 2 층에 의해 덮이지 않은 상기 실리콘 기판과 상기 보조 부분들의 상기 이전에 도핑되지 않은 폴리실리콘 제 2 층에 n 타입 도펀트 이온들을 주입하는 단계;

P-MOSFET들이 상기 보조 부분들에 형성되어야 할 상기 영역들위에 상기 윈도우들을 개방하도록 패턴화된 마스킹 층으로 스택을 덮는 단계;

상기 보조 부분들에 상기 P-MOSFET들의 상기 소스/드레인 영역들을 형성하기 위해 상기 보조 영역들의 상기 노출된 실리콘 기판과 이전에 도핑되지 않은 폴리실리콘 제 2 층에 p 타입의 이온들을 주입하는 단계;

상기 마스킹 층을 상기 스택 구조물에서 제거하는 단계;

상기 스택 구조물에서 상기 노출된 소스/드레인 영역들과 상기 노출된 p 타입과 n 타입의 도핑된 폴리실리콘 제 2 층에 자동 정렬 폴리싸이드 콘택들을 형성하기 위한 금속 층을 상기 스택 구조물위에 증착하는 단계;

상기 금속 층이 실리콘과 접촉하는 살리싸이드 콘택을 선택적으로 형성하기 위해 상기 스택 구조물을 가열하는 단계;

상기 살리싸이드 콘택을 형성하도록 반응하지 않는 상기 금속 층을 제거하기 위해 상기 스택을 에칭하는 단계;

상기 스택 구조물위에 캐핑 층을 증착시키는 단계; 및

상기 캐핑 층을 평탄화하는 단계를 포함하는, 다이나믹 랜덤 액세스 메모리 제조 방법.
다이나믹 랜덤 액세스 메모리의 어레이 트랜지스터 기능을 하는 N-MOSFET들이 중심영역에 형성되고 보조 회로 기능을 하는 C-MOSFET들이 주변영역에 형성된 단결정 실리콘 p 타입 기판을 포함하는 스택을 형성하는 방법으로서,

유전성 제 1 층을 상기 단결정 실리콘 기판의 상부면에 형성하는 단계;

도핑되지 않은 폴리실리콘 제 2 층을 상기 유전성 제 1 층 상에 적층시키는 단계;

실리콘 산화물 제 3 층을 상기 도핑되지 않은 폴리실리콘 제 2 층 상에 적층시키는 단계;

상기 어레이 트랜지스터들이 형성되어야 할 상기 폴리실리콘 제 2 층 부분을 노출시키기 위해 상기 실리콘 산화물 제 3 층을 패턴화하는 단계;

실리싸이드 제 4 층을 상기 폴리실리콘 제 2 층의 노출 부분과 상기 실리콘 산화물 제 3 층의 남아있는 부분 상에 적층시키는 단계;

상기 실리콘 산화물 제 3 층의 남아있는 부분의 레벨까지 상기 스택을 평탄화시키는 단계;

실리콘 질화물 제 5 층을 상기 평탄화된 스택위에 적층시키는 단계;

상기 스택에 상기 갭들을 형성하기 위해 상기 스택 구조물의 어레이 영역의 상기 폴리실리콘 제 2 층 부분들과 상기 스택 구조물의 보조 회로 영역의 상기 실리콘 질화물 제 5 층 부분들을 노출시키기 위해 상기 실리콘 질화물 제 5 층과 하부 실리싸이드 제 4 층을 패턴화하는 단계;

상기 스택의 상기 폴리실리콘 어레이 영역 전체에 확산되도록 상기 스택 구조물의 상기 어레이 영역의 상기 도핑되지 않은 폴리실리콘 제 2 층의 상기 노출 부분에 도너 이온들을 주입하기 위해 도너 이온들을 상기 스택에 조사시키는 단계;

상기 게이트 유전성 제 1 층까지 상기 폴리실리콘 제 2 층의 상기 노출 부분들을 에칭하는 단계;

상기 N-MOSFET들의 소스와 드레인 영역들로 사용되기에 적합한 상기 실리콘 p 타입 기판에 n 타입 영역들을 형성하도록 상기 게이트 유전성 제 1 층의 노출 부분들을 통해서 하부의 상기 단결정 실리콘 기판층에 도너 이온들을 주입하기 위해 도너 이온들을 다시 상기 스택에 조사시키는 단계;

상기 스택에서 상기 갭들의 측벽들에 유전성 스페이서들을 형성하는 단계;

마스킹 층을 상기 스택 위에에 형성하고 상기 보조 회로의 상기 C-MOSFET들이 형성되어야 할 상기 주변영역로부터 상기 마스킹 층의 일부분을 제거하는 단계;

상기 도핑되지 않은 폴리실리콘 제 2 층의 메사 영역들과 상기 하부 게이트 유전성 제 1 층의 영역이 주변영역에서 노출되게 하기 위해 상기 노출된 실리콘 산화물 제 3 층, 상기 도핑되지 않은 폴리실리콘 제 2 층 및 상기 노출된 게이트 유전성 제 1 층을 상기 주변영역에서 에칭하는 단계;

도핑되지 않은 실리콘의 상기 메사 영역들의 측벽 상에 유전성 스페이서 층들을 형성하는 단계;

상기 단결정 실리콘 기판의 상기 노출 부분들과 상기 N-MOSFET들이 상기 스택 구조물의 상기 보조 회로 영역에 형성되야 할 상기 도핑되지 않은 폴리실리콘 기판에 도너 이온들을 주입하기 위해 상기 스택에 조사시키는 단계;

상기 N-MOSFET들이 형성되어야 할 상기 스택의 부분들을 덮고 P-MOSFET들이 형성되어야 할 상기 스택의 부분들을 덮지 않는 단계; 및

상기 P-MOSFET들이 상기 스택에 형성되어야 할 상기 노출되고 도핑되지 않은 폴리실리콘 및 상기 노출된 실리콘 단결정 기판에 억셉터 이온들을 주입하기 위해 상기 억셉터 이온들을 상기 스택에 조사시키는 단계를 포함하는, 스택 형성 방법.