KR100311842B1 - 컨택트 형성 방법 및 반도체 장치 - Google Patents
컨택트 형성 방법 및 반도체 장치 Download PDFInfo
- Publication number
- KR100311842B1 KR100311842B1 KR1019990038248A KR19990038248A KR100311842B1 KR 100311842 B1 KR100311842 B1 KR 100311842B1 KR 1019990038248 A KR1019990038248 A KR 1019990038248A KR 19990038248 A KR19990038248 A KR 19990038248A KR 100311842 B1 KR100311842 B1 KR 100311842B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- forming
- contact
- sidewall spacers
- diffusion region
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 82
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 39
- 229920005591 polysilicon Polymers 0.000 claims abstract description 39
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 30
- 239000010703 silicon Substances 0.000 claims abstract description 30
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 20
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 18
- 239000012212 insulator Substances 0.000 claims abstract description 16
- 238000009792 diffusion process Methods 0.000 claims description 52
- 125000006850 spacer group Chemical group 0.000 claims description 35
- 239000004020 conductor Substances 0.000 claims description 25
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 13
- 238000002955 isolation Methods 0.000 claims description 13
- 239000010936 titanium Substances 0.000 claims description 13
- 229910052719 titanium Inorganic materials 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 12
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims description 5
- 239000003989 dielectric material Substances 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims description 2
- 238000000137 annealing Methods 0.000 claims 1
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 24
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 12
- 239000000377 silicon dioxide Substances 0.000 abstract description 12
- 238000013461 design Methods 0.000 abstract description 7
- 239000004065 semiconductor Substances 0.000 abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 29
- 235000012431 wafers Nutrition 0.000 description 19
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 10
- 229910052721 tungsten Inorganic materials 0.000 description 10
- 239000010937 tungsten Substances 0.000 description 10
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000005498 polishing Methods 0.000 description 5
- 238000013459 approach Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000004377 microelectronic Methods 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 과도하게 전류를 누설시키지 않고서도 반도체 칩 상의 디바이스들 사이에 직접적인 저 저항성 컨택트(a direct low resistive contact)를 제공하는 방법에 관한 것이다. 바람직한 디자인에서는 칩을 위한 실리콘 온 절연체(silicon on insulator : SOI) 구성을 이용하여 전류 누설을 방지한다. 절연체 위에 실리콘 이산화물과 같은 직접적인 컨택트를 제조함으로써, 전류 누설이 최소화된다. 바람직한 실시예에서는, 실리사이드(silicide)를 이용하여 폴리실리콘 게이트를 기판의 도핑된 영역에 접속시킨다. 본 발명의 다른 실시예에서는, 도전성 스터드(conductive studs)를 이용하여 디바이스를 전기적으로 접속시킨다. 본 발명에 의하면 칩 밀도가 약 20 % 증가한다.
Description
본 발명은 전반적으로 반도체 마이크로칩 설계 및 제조에 관한 것이다. 보다 구체적으로, 본 발명은 반도체 마이크로칩의 다양한 구성요소를 전기적으로 접속하는 방법에 관한 것이다.
마이크로칩의 출현으로 인해 20 세기 후반의 생활은 혁신되었다. 컴퓨터로부터 차고 자동문에 이르기까지 어디서나 발견되는 마이크로칩은 생활의 밀접한 부분이 되었다. 수년 간, 마이크로전자 산업은 실리콘 칩 상에 제조되는 마이크로전자 부품의 크기를 더 줄이기 위해 매진해 왔다.
칩 상에 구현할 수 있는 소형화의 정도를 결정하는 주된 인자 중의 하나는 칩 상에 포함된 전기 디바이스들 사이에 필요한 접속부의 양 및 종류이다. 한 접근 방법은 접속될 디바이스들 사이에 금속이나 기타 도전체를 침착하고 에칭함으로써 칩 상의 디바이스들을 전기적으로 접속시키는 별도의 컨택트(separate contact)를 제공해 왔다. 이러한 접근 방법 중의 일 예로서는 대머신 공정(damascene process)이 있다. 대머신 공정에 따르면, 회로 디바이스들 사이에 있는 실리콘 이산화물 내에 '홈'(troughs)을 에칭하고, 이어서 칩의 전체 표면을 구리나 알루미늄으로 피복한 다음에, 구리를 평탄화하여 칩 표면으로부터 제거해서 홈 내에만 남겨 둔다. 잔여 구리 라인은 배선으로 지칭되며, 이들 구리 라인은 칩의 한 층 상에서 디바이스들의 일부 또는 모두를 전기적으로 접속시킨다. 이 예를 도 23에 도시하였는데, 여기서는, 상호접속 배선을 통해 게이트를 소스/드레인 확산부에 접속시키는 2개의 컨택트 비아(2300)가 형성되어 있다.
칩 상의 디바이스들을 전기적으로 접속하는 기타 접근 방법으로서는 매립 컨택트(buried contact)를 이용하는 방법이 있다. 매립 컨택트는 칩의 실리콘 내에 불순물을 선택적으로 도핑하고 확산시키는 것에 의해 형성되어 도핑된 실리콘을 통해 칩 상의 디바이스들을 전기적으로 접속시킨다. 매립 컨택트는 전형적으로 디바이스를 인근의 도핑된 실리콘 영역에 전기적으로 접속시키는데 사용된다. 이 실시예를 도 24에 도시했는데, 여기서는, 확산 영역(2400)이 게이트 도전체와 소스/드레인 확산부 사이에 매립 컨택트(buried contact)를 형성한다. 물론, 이 방법에서는 공정 상의 문제점을 일으킬 수 있는 게이트 산화물을 선택적으로 제거할 필요가 있다.
별도의 컨택트(separate contact)와 매립 컨택트 양자 모두에는 칩 디자인 및 제조상의 문제점이 존재한다. 금속 또는 다른 도전체로 만든 별도의 컨택트를 사용하여 칩 상의 디바이스를 접속시키면, 적절한 접속 패턴을 형성하기 위해 추가적인 침착 및 에칭 단계가 필요하다. 또한, 별도의 컨택트를 사용하면 칩의 크기가 커지는데, 이는 도전성 트레이스(conducting traces)와 접속부를 포함하기에 충분한 공간이 칩 상에 있어야 하기 때문이다. 전통적인 매립 컨택트를 사용하여 마이크로칩 상의 다양한 디바이스들을 전기적으로 접속시킴으로써, 보다 고 밀도의 칩을 제조할 수 있다. 그러나, 매립 컨택트가 예측가능한 저 저항성 컨택트를 생성하지 못하는 경우가 있다. 또한, 전통적인 매립 도전체에서는 매립 컨택트로부터 칩 기판까지 전류 누설이 발생하는 일이 종종 있다.
따라서, 비교적 단순한 공정을 통해 제조되며, 과도한 전류 누설을 피하면서 보다 밀집한 칩 디자인을 허용하는 새로운 유형의 저 저항성 컨택트가 요구된다.
본 발명은 과도하게 전류를 누설시키지 않고서도 반도체 칩 상의 디바이스들 사이에 직접적인 저 저항성 컨택트(a direct low resistive contact)를 제공함으로써 배경 기술에서 발견된 문제점을 극복한다. 바람직한 디자인에서는 칩에 대해 실리콘-온-절연체(silicon on insulator : SOI) 구성을 사용하여 전류 누설을 방지한다. 실리콘 이산화물과 같은 절연체 위에 직접적인 컨택트(direct contact)를 구성함으로써, 전류 누설이 최소화된다. 바람직한 실시예에서는, 실리사이드(silicide)를 이용하여 폴리실리콘 게이트를 기판의 도핑된 영역에 접속시킨다. 본 발명의 다른 실시예에서는, 도전성 스터드(conductive studs)를 이용하여 디바이스들을 전기적으로 접속한다. 본 발명에 의하면 칩 밀도가 약 20 % 증가한다.
도 1은 바람직한 실시예에 따른 컨택트의 평면도,
도 2는 바람직한 실시예에 따른 컨택트의 단면도,
도 3은 바람직한 실시예에 따른 방법,
도 4는 바람직한 실시예에 따른 방법의 제 1 단계의 평면도,
도 5는 바람직한 실시예에 따른 방법의 제 1 단계의 단면도,
도 6은 바람직한 실시예에 따른 방법의 제 2 단계의 평면도,
도 7은 바람직한 실시예에 따른 방법의 제 2 단계의 단면도,
도 8은 바람직한 실시예에 따른 방법의 제 3 단계의 평면도,
도 9는 바람직한 실시예에 따른 방법의 제 3 단계의 단면도,
도 10은 바람직한 실시예에 따른 방법의 제 4 단계의 평면도,
도 11은 바람직한 실시예에 따른 방법의 제 4 단계의 단면도,
도 12는 바람직한 실시예에 따른 방법의 제 5 단계의 평면도,
도 13은 바람직한 실시예에 따른 방법의 제 5 단계의 단면도,
도 14는 제 2 실시예에 따른 방법,
도 15는 제 2 실시예에 따른 한 단계의 평면도,
도 16은 제 2 실시예에 따른 한 단계의 단면도,
도 17은 제 2 실시예에 따른 한 단계의 평면도
도 18은 제 2 실시예에 따른 한 단계의 단면도,
도 19는 제 2 실시예에 따른 한 단계의 평면도,
도 20은 제 2 실시예에 따른 한 단계의 단면도,
도 21은 바람직한 컨택트를 이용하여 형성된 SRAM의 개략도,
도 22는 바람직한 컨택트를 이용하여 형성된 SRAM의 회로도,
도 23은 종래 기술에 따른 별도의 컨택트에 대한 단면도,
도 24는 종래 기술에 따른 매립 컨택트의 단면도.
도면의 주요 부분에 대한 부호의 설명
101, 102 : 컨택트 103, 104 : 트랜지스터
105 : 기판 115, 117 : 게이트 적층체
120, 122 : 폴리실리콘 145 : 실리사이드 층
610, 620 : 측벽 스페이서
본 발명의 바람직한 실시예에 따르면, 반도체 디바이스와 웨이퍼 상의 다른 구성요소를 접속시키는데 이용될 수 있는 새로운 유형의 컨택트가 제공된다. 이 새로운 컨택트는 일반적으로 사용되는 기존의 제조 기법과 호환가능하면서도, 보다 높은 디바이스 밀도를 달성하는 이점이 있다. 본 발명의 제 1 실시예에 따르면, 실리사이드(silicide)를 이용하여 게이트 적층체(gate stacks)를 그에 인접한 웨이퍼의 도핑된 부분에 접속시킨다. 이 방법은 한 트랜지스터의 게이트를 웨이퍼 상의 다른 구조체에 접속시키는 것은 물론이거니와 한 트랜지스터의 게이트를 다른트랜지스터의 소스 및 드레인에 접속시키는데 이용될 수 있다. 본 발명의 제 2 실시예에 따르면, 상호접속 스터드를 이용하여 게이트 적층체와 그에 인접한 웨이퍼 상의 도핑된 부분 사이에 접속부를 형성한다.
이제, 도 1과 도 2를 참조하면, 본 발명의 바람직한 제 1 실시예에 따라 2개의 컨택트(101, 102)가 형성되어 있는 예시적인 기판(105)이 도시되어 있다. 기판(105) 상에는 2개의 트랜지스터(103, 104)도 형성되어 있다. 도 1은 기판(105)의 평면도이고, 도 2는 도 1의 라인 2-2를 따라 취한 기판의 단면도이다.
도 1과 도 2에서 볼 수 있듯이, 직접적인 컨택트(direct contact)로 지칭되는 컨택트(101, 102)는 칩 상의 디바이스들을 전기적으로 접속시키는 새로운 방법을 제공한다. 본 발명에 따라 형성된 직접적인 컨택트(direct contact)는 전통적인 별도의 컨택트(separate contact)를 사용하였을 때 얻을 수 있는 것보다 공간적인 면에서 효율적인 접속부를 제공함과 동시에, 전통적인 매립 컨택트를 사용하였을 때 발생하는 전류 누설과 공정 상의 복잡성을 방지한다. 도 1에서, 컨택트(101)는 실리사이드 층(145)을 이용하여 게이트 적층체(115)를 확산부(230, 235)에 접속시킨다. 이는 트랜지스터(104)의 게이트와 트랜지스터(103)의 소스/드레인 사이에 접속부를 제공한다. 마찬가지로, 컨택트(102)는 실리사이드(147)를 이용하여 게이트 적층체(117)를 확산부(835, 837)(도시하지 않음)에 접속시킨다. 이는 트랜지스터(103)의 게이트와 트랜지스터(104)의 소스/드레인 사이에 접속부를 제공한다. 또한, 실리사이드는 게이트 적층체(115, 117) 상에 잔존하여 게이트 적층체의 도전성을 개선시킨다. 물론, 이들은 바람직한 실시예를 이용하여 형성될수 있는 많은 유형의 접속부의 예일 뿐이다.
기판(105)은 매립 절연층(210)을 포함하는 것이 바람직하다. 실리콘 내에 형성된 이들 유형의 기판은 전형적으로 실리콘-온-절연체(silicon-on-insulators) 웨이퍼로 지칭하며, 많은 주지의 기법을 이용하여 형성될 수 있다. 예를 들어, 실리콘 온 절연체 기판을 생성하는 한 가지 수용 가능한 기법은 'Fabrication of dielectrically isolated devices utilizing buried oxygen implant and subsequent heat treatment at temperature above 1300 ℃'라는 명칭의 미국 특허 제 4,676,841 호에 설명되어 있다. 이 경우, 사용된 절연체(210)는 실리콘 이산화물인 것이 바람직하지만, 본 기술 분야의 당업자는 다른 절연체도 이러한 용도로 이용 가능하다는 사실을 인식할 것이다.
도 3을 참조하면, 바람직한 실시예에 따라 컨택트를 생성하는 방법(300)이 도시되어 있다. 이 방법(300)의 제 1 단계(302)에서는 디바이스와 바람직한 실시예의 컨택트를 형성할 적당한 기판의 초기 준비가 수행된다. 이 단계는 적당한 실리콘-온-절연체(SOI) 기판을 마련하는 단계와, 격리 영역을 형성하는 단계와, 게이트를 형성하고 패터닝하는 단계를 포함하는 것이 바람직하다. 실리콘-온-절연체 기판은 저농도로 p-도핑된(lightly p-doped) 실리콘인 것이 바람직하다.
당업자는 실리콘-온-절연체 기판을 마련하는 많은 방법이 있음을 인식할 것이다. 본 발명의 바람직한 실시예에 따르면, 매립 산화물 방법이 사용된다. 매립 산화물 기판을 준비하게 위해, 고온(전형적으로 500℃ 내지 700℃)에서 O+가 실리콘기판으로 주입된다. O+는 주입물의 피크(peak)가 실리콘 기판 표면 아래의 원하는 거리에 위치하도록 충분한 도즈(dose)와 에너지로 주입된다. 당업자는 특정 애플리케이션의 요구에 따라 O+도즈량(dosage)과 에너지 모두를 조절하는 방법을 알 것이다. O+가 주입된 후, 기판은 충분한 온도(전형적으로 1300℃ 이상)에서 충분한 시간 동안 산화 분위기(oxidizing ambient)에서 어닐링되어 상부 실리콘을 결정(crystalline) 형태로 회복시키고 실리콘 이산화물의 매립 층을 형성한다. 물론, 이는 SOI 웨이퍼를 형성하는데 사용할 수 있는 많은 방법 중의 한 예일 뿐이고, 다른 방법과 유전체도 동일하게 이용가능하다. 예를 들어, 에피택셜 실리콘-온-사파이어(epitaxial silicon on sapphire)나 실리콘 직접 웨이퍼 결합(silicon direct wafer bonding)과 같은 방법도 사용될 수 있다.
적절한 SOI 웨이퍼에 대해, 다음과 같은 후속 공정이 진행된다. 이 단계의 다음 부분은 격리 영역을 형성하는 것이다. 바람직한 실시예에서, 격리 영역은 얕은 트렌치 격리부(shallow trench isolation : STI)를 포함한다. STI는 디바이스가 형성되는 곳을 제외한 모든 영역 내의 웨이퍼 위에 형성되는 것이 바람직한데, 이 영역을 일반적으로 액티브(active) 영역이라 부른다. 따라서, STI를 형성하면 웨이퍼 상의 액티브 영역도 규정된다. STI는 격리 트렌치를 매립 산화물 상부에 에칭하고, 적절한 유전체를(예를 들어, CVD 산화물을) 증착하여 격리 트렌치를 충진하고, 화학적 기계적 연마에 의해 평탄화함으로써 적절하게 형성된다.
STI가 형성되면, 디바이스가 형성될 곳에 웰 및 게이트 테일러 주입(welland gate tailor implants)이 행해진다. 이들은 적절한 채널 도핑을 제공하고 제조될 FET 디바이스의 임계 전압을 조절하기 위해 행해진다. 이 단계는 적어도 2회 수행되는 것이 일반적인데, 한번은 n 채널 디바이스를 위해 또 한번은 p 채널 디바이스를 위해, 적절한 포토레지스트를 주입 차단 마스크로 사용하여 수행된다.
이 단계의 다음 부분은 웨이퍼 상에 게이트 적층체를 위한 재료를 형성하는 것이다. 게이트 적층체의 제 1 층은 실리콘 상에서 성장할 수 있는 실리콘 이산화물과 같은, 바람직하게는 두께가 10 ㎚ 이하인 게이트 유전체이다. 이를 전형적으로 게이트 산화물이라 지칭한다. 게이트의 다음 층은 바람직하게는 폴리실리콘과 같은 도전체로서, 게이트 산화물 위에 침착된다. 도전성 폴리실리콘의 형성을 위해, 진성 폴리실리콘(intrinsic polysilicon)은 침착된 후 전형적으로 소스/드레인 주입 중에 n+ 또는 p+ 형 도핑되어 도전성으로 된다.
이 단계의 다음 부분은 게이트 적층체를 패터닝하여 디바이스 상에 다양한 게이트를 규정하는 것이다. 이 부분은 본 기술 분야에서 주지된 폴리실리콘과 게이트 산화물을 패터닝하기 위한 다양한 에칭 공정 중의 어떤 것에 의해 수행되는 것이 바람직하다.
이제, 도 4와 도 5를 참조하면, 본 방법(300)의 단계(302)에 따른 공정 이후의 예시적인 실리콘 기판(105)이 도시되어 있는데, 도 5는 도 4의 라인 5-5를 따라 취한 단면도이다. 도 4와 도 5에서, 실리콘 기판(105)은 매립 산화물 영역(210)을 포함하는데, 이들은 바람직한 실시예에 따른 디바이스와 컨택트가 위에 형성될 수 있는 SOI 기판을 구성한다. 얕은 트렌치 격리부(212)가 실리콘 기판 위에 형성되어, 디바이스가 내부에 형성될 수 있는 2개의 액티브 영역(214, 215)을 규정한다.
실리콘 기판(105)의 상부에는 게이트 적층체 층이 형성되고 패터닝되어 2개의 게이트(115, 117)를 형성한다. 게이트(115)는 게이트 유전체(225)와 폴리실리콘(120)을 포함한다. 마찬가지로, 게이트(117)도 게이트 유전체(227)와 폴리실리콘(122)을 포함한다.
다시 도 3을 참조하면, 방법(300)의 다음 단계(304)에서는 게이트 적층체의 측벽 상에 측벽 스페이서(sidewall spacers)가 생성된다. 이들은 유전체 재료의 부합성 침착(conformal deposition)을 행한 다음에 방향성 에칭(directional etch)을 수행하는 바와 같은 어떤 방법에 의해 형성될 수 있다. 이제 도 5와 도 6을 참조하면, 측벽 스페이서가 형성된 후의 실리콘 기판(105)이 도시되어 있다. 측벽 스페이서(610)는 게이트(115)의 측벽 상에 형성되어 있고, 측벽 스페이서(620)는 게이트(117)의 측벽 상에 형성되어 있다.
도 3을 다시 참조하면, 방법(300)의 다음 단계(306)에서는 디바이스의 소스 및 드레인 확산부가 생성된다. 이 공정은 본 기술 분야에서 주지되어 있는 것으로서, 게이트 적층체와 측벽 스페이서를 마스크로 이용하면서 적절한 도펀트를 실리콘 기판에 충돌시키고, 이어서 기판을 가열하여 주입된 도펀트를 활성화(activate)시키는 것으로 이루어진다. 이로 인해, 액티브 영역 내에 있는 게이트의 양측에 소스 및 드레인 확산부가 생성된다. 게이트 산화물 아래에 잔류하는 저농도로 도핑된 기판(remaining lightly doped substrate)은 채널 영역으로서의 역할을 행한다. 또한, 이 공정은 게이트 폴리실리콘을 도핑하여 도전체를 생성한다. 이 단계는 적어도 2회 수행되는데, 한 번은 n 채널 디바이스를 위해 또 한 번은 p 채널 디바이스를 위해, 적절히 패터닝된 포토레지스트를 주입 차단 마스크로 사용하여 이루어진다. 방법(300)의 단계(306)의 결과가 도 8과 도 9에 도시되어 있다. 이제, 액티브 영역(214, 215) 내에는 확산 영역(230, 235, 237, 830, 835, 837)이 형성되어 있다. 이들 확산 영역은 기판(105) 상의 디바이스를 위한 소스 및 드레인으로서 역할을 한다.
다시 도 3을 참조하면, 방법(300)의 다음 단계(308)에서는, 디바이스가 형성될 게이트 도전체 부분은 노출시키지 않고, 인접 확산 영역에 대한 컨택트가 만들어질 게이트 도전체는 노출시킨다. 이 단계는 컨택트가 형성될 게이트 적층체의 부분으로부터 측벽 스페이서 및 어떤 다른 게이트 적층체 피복 유전체를 제거하는 것을 적절하게 포함한다. 이 단계는 포토레지스트를 침착하고 패터닝하여, 컨택트가 형성될 게이트 적층체의 부분과 그들의 측벽만을 노출시키고, 그 다음 노출된 측벽 스페이서와 어떤 다른 피복 유전체(covering dielectric)를 에칭함으로써 수행되는 것이 바람직하다. 이 공정은 전형적으로 게이트 적층체의 바닥에 있는 게이트 산화물 부분도 제거한다.
이제, 도 10과 도 11을 참조하면, 바람직한 실시예에 따른 컨택트를 형성할 게이트 적층체 부분을 선택적으로 노출시킨 후의 반도체 기판(105) 및 그 위의 디바이스가 도시되어 있다. 여기서는, 특히, 측벽 스페이서(610)의 일부가 폴리실리콘(120)의 측벽으로부터 제거되어 있어, 따라서 바람직한 실시예에 따른 컨택트가 폴리실리콘(120)과 확산부(230, 235) 사이에 형성될 수 있다. 마찬가지로, 측벽스페이서(620)의 일부가 폴리실리콘(122)의 측벽으로부터 제거되어 있어, 따라서 바람직한 실시예에 따른 컨택트가 폴리실리콘(122)과 확산부(835, 837) 사이에 형성될 수 있다. 측벽 스페이서는 게이트 적층체(115, 116)의 다른 부분 주위에는 남아 있어, 따라서 제 1 트랜지스터가 게이트 적층체(117)와 확산부(235, 237)와 함께 형성될 수 있고 또한 제 2 트랜지스터가 게이트 적층체(115)와 확산부(830, 835)와 함께 형성될 수 있다.
도 3을 다시 참조하면, 방법(300)의 다음 단계(310)에서는 실리콘 기판과 폴리실리콘 표면 위에 실리사이드를 선택적으로 형성하는데 사용될 금속을 침착한다. 선택가능한 금속으로는 여러 가지가 있지만, 바람직한 실시예에서는 티타늄(titanium)이나 코발트(cobalt)를 사용한다. 이 단계의 결과가 도 12와 도 13에 도시되어 있는데, 여기서 티타늄 층(1310)은 실리콘 기판(105)을 피복하고 있다.
다음 단계(312)에서는, 금속을 가열하여 노출된 실리콘과 반응하게 하고, 반응하지 않은 금속을 에칭한다. 웨이퍼는 바람직하게는 약 700 내지 900 ℃로 가열되며, 티타늄과 이와 접촉하는 실리콘이 반응하여 티타늄 실리사이드(titanium silicide)를 형성한다. 따라서, 티타늄 실리사이드 층은 노출된 실리콘 층이 존재하는 영역에서 형성되며, (실리콘 이산화물과 같은) 다른 영역 위의 티타늄은 반응하지 않은 채로 남아 있게 된다. 미반응 금속은 그 다음 반응 금속에 대해 선택적인 습식 에칭 공정(wet etch process)에 의해 제거된다.
이 단계의 결과가 도 1과 도 2에 도시되어 있다. 티타늄 실리사이드를 노출된 실리콘이 존재하는 영역마다 형성했고 티타늄의 잔여 부분을 제거했으므로, 티타늄은 격리 영역과 잔여 측벽 스페이서 재료로부터 제거되며 티타늄 실리사이드는 액티브 영역과 폴리실리콘 게이트 재료의 노출된 부분 위에 형성된다. 티타늄 실리사이드는 게이트 폴리실리콘과 실리콘 기판 표면으로부터 성장하여, 게이트 산화물 위를 가로질러 게이트 폴리실리콘과 실리콘 기판을 접속한다. 특히, 게이트 폴리실리콘(120)을 확산부(230, 235)에 접속시키는 티타늄 실리사이드(145)가 형성되는데, 이는 게이트 트랜지스터(104)와 트랜지스터(103)의 소스/드레인 사이에 접속부를 제공한다. 마찬가지로, 게이트 폴리실리콘(102)을 확산부(835, 837)에 접속시키는 티타늄 실리사이드(147)가 형성되는데, 이는 트랜지스터(103)의 게이트와 트랜지스터(104)의 소스/드레인 사이에 접속부를 제공한다. 티타늄 실리사이드는 또한 게이트 적층체(115, 117) 상부에 형성되어 게이트 적층체의 도전성을 개선시킨다. 또한, 측벽 스페이서(610, 620)는 게이트 적층체(115, 117)의 다른 부분 주위에 남아, 그 부위에 티타늄 실리사이드가 형성되는 것을 방지한다. 따라서, 트랜지스터(103)가 게이트 적층체(117) 및 확산부(235, 237)와 함께 형성될 수 있고, 트랜지스터(104)가 게이트 적층체(115) 및 확산부(830, 835)와 함께 형성될 수 있다.
전술한 바와 같이, 주목할 것은 이 접근 방법을 SOI 웨이퍼 대신에 전형적인 웨이퍼에 대해 사용하면, 그러한 접속부의 경우 전류가 기판으로 누설될 가능성이 있을 것이다. 그러나, 바람직한 실시예에 의하면, 매립 절연체(210)가 기판(105) 내에 형성되기 때문에 또한 매립 절연체(210)와 STI(212)에 맞닿는 확산부가 칩의다른 영역으로의 누설 전류 흐름을 방지하기 때문에, 전류 누설은 문제가 되지 않는다.
이제 도 3을 다시 참조하면, 방법(300)의 나머지 단계에서, 통상적인 칩 공정 절차에 따라 칩의 제조가 완료된다. 전형적으로, 실리콘 이산화물이 칩의 이러한 층 표면 위에 침착된 후, 단계(314)에서 화학적-기계적 연마에 의한 평탄화 공정이 뒤따라 행해진다. 다음, 단계(316)에서, 본 기술 분야에서 주지된 공정에 따라 실리콘 이산화물 내에 비아와 라인이 에칭되고, 칩 표면 위에 텅스텐이 침착된다. 이어서, 칩은 단계(318)에서 기계적-화학적 연마로 완성된다.
따라서, 본 발명의 제 1 실시예에 다르면, 폴리실리콘 도전체와 실리콘 기판 사이에 직접 컨택트를 형성하는 방법 및 그 구조체가 제공된다.
이제, 도 14 내지 도 20을 참조하면, 본 발명의 제 2 실시예가 도시되어 있다. 제 2 실시예에서는, 수직방향 상호접속부(vertical interconnect)를 사용하여 게이트 적층체를 제 1 실시예에서 사용한 실리사이드 대신에 인접 확산 영역들에 접속시킨다. 일반적으로 스터드라 지칭하는 수직방향 상호접속부는 디바이스를 그 디바이스 상에 형성된 상호접속 배선에 접속시키는 데 사용되는 배선 구조체이다. 스터드는 대머신과 같은 기법에 의해 종종 형성되나, 어떤 다른 적당한 기법에 의해 형성될 수도 있다. 스터드는 텅스텐, 텅스텐 실리사이드, 도핑된 폴리실리콘, 구리, 또는 알루미늄과 같은 어떤 도전성 재료로 이루어질 수 있지만, 텅스텐으로 이루어지는 것이 바람직하다. 따라서, 본 응용에서, 스터드라는 용어는 디바이스를 상호접속 배선과 접속시키기 위해 형성한 어떤 수직방향 상호접속 구조체를 포함함을 의미한다.
본 발명의 제 2 실시예는 스터드를 이용하여 게이트 적층체와 인접 확산 영역 사이에 전기적 접속부를 형성한다. 본 발명의 제 2 실시예에 따른 방법(1400)이 도 14에 도시되어 있다. 제 2 실시예에서는, 실리콘-온-절연체 기판을 마련하고, 격리 영역을 형성하고, 채널 테일러링(channel tailoring)을 제공하고, 게이트 산화물을 성장시키고, 게이트 폴리실리콘을 침착시키고, 게이트 폴리실리콘과 게이트 산화물을 패터닝하여 게이트를 형성하는 제 1 실시예와 동일한 초기 단계(1402)를 이용한다. 제 1 실시예에서와 같이, 단계(1404)에서는 측벽 스페이서가 생성되고, 단계(1406)에서는 소스/드레인 확산부가 생성되고 게이트 폴리실리콘이 도핑된다. 이들 단계에 의해 디바이스의 형성이 완료된다.
디바이스가 형성되면, 스터드 및 상호접속 배선이 형성된다. 본 발명의 제 2 실시예에서는, 이들 공정을 직접적인 컨택트의 용이한 형성을 위해 수정한다.
도시한 실시예에서, 스터드와 상호접속 배선은 대머신 공정에 의해 형성된다. 대머신은 유전층을 형성하고 스터드를 위해 유전층 내에 비아를 에칭하는 것과 관련된 주지의 공정이다. 비아는 그 다음 텅스텐과 같은 도전성 재료로 충진된다. 과잉의 재료는 그 다음 화학적-기계적 연마(chemical mechanical polish : CMP)와 같은 평탄화 공정에 의해 제거된다.
따라서, 제 2 실시예의 다음 단계(1408)에서는 유전층이 침착된다. 이 층 내에는 스터드와 상호접속 배선이 형성될 것이다. 바람직한 실시예에서, 유전층은 실리콘 이산화물로 이루어지나, 다른 적당한 유전체로 이루어져도 무방하다. 유전층을 침착한 후, 전형적으로 연마를 행하여 평탄한 표면을 얻는다.
이제 도 15와 도 16을 참조하면, 예시적인 웨이퍼 부분(1500)이 도시되어 있는데, 도 16은 도 15의 라인 16-16을 따라 취한 단면도이다. 여기에는 바람직한 실시예에 따라 디바이스를 형성하고 그 디바이스의 상부에 실리콘 이산화물 층(1510)을 침착한 후의 웨이퍼 부분(1500)이 도시되어 있다.
방법(1400)의 다음 단계(1410)에서는, 침착된 유전체 내로 비아가 에칭되는데, 이 비아는 확산 영역과 게이트 적층체의 컨택트 영역이 노출되도록 에칭된다. 또한, 이 공정은 게이트 적층체와 그 게이트 적층체에 접속될 확산부 사이에 존재하는 측벽 스페이서를 바람직하게 제거한다. 이제, 도 17과 도 18을 참조하면, 비아가 에칭된 후의 예시적인 웨이퍼 부분(1500)이 도시되어 있는데, 컨택트가 형성될 게이트 적층체와 확산 영역 부분들이 노출되어 있다. 실리콘 이산화물(1510)의 일부분은 비아(1710, 1720)의 생성을 위해 제거된다. 측벽 스페이서(610)의 적어도 한 부분이 게이트 적층체(115)로부터 제거되고, 측벽 스페이서(620)의 적어도 한 부분이 게이트 적층체(117)로부터 제거된다. 비아(1710)의 에칭에 의해서는 확산 영역(835)과 게이트 적층체(115)의 폴리실리콘(120)이 노출되며, 비아(1720)의 에칭에 의해서는 확산 영역(835)과 게이트 적층체(117)의 컨택트 폴리실리콘(122)이 노출된다.
주목할 것은 상호접속 배선을 형성하는 대머신 방법의 일부로서 비아를 에칭하면, 비록 도면에 도시하지는 않았지만 배선 홈도 이때 에칭될 것이라는 점이다.
도 14를 다시 참조하면, 본 방법(1400)의 다음 단계(1412)에서는, 도전체를침착하여 비아 내에 스터드를 형성한다. 텅스텐, 텅스텐 실리사이드, 도핑된 폴리실리콘, 알루미늄 또는 구리와 같은 어떤 적당한 도전체를 사용할 수 있다. 바람직한 실시예에서, 스터드는 게이트 도전체를 인접 확산 영역에 접속시키는 역할을 한다. 스터드가 침착된 후, 화학적-기계적 연마와 같은 어떤 적당한 공정에 의해 잔여 재료가 제거된다.
도 19와 도 20을 참조하면, 스터드 재료가 침착되고 평탄화된 후의 웨이퍼 부분(1500)이 도시되어 있다. 도시한 실시예에서는, 텅스텐이 비아(1710, 1720) 내로 침착되어 텅스텐 스터드(1910, 1920)를 형성한다. 텅스텐 스터드(1910)는 폴리실리콘(120) 및 확산 영역(235)과 접촉하여, 게이트 적층체(115)를 확산 영역(235)에 전기적으로 접속시킨다. 제 2 텅스텐 스터드(1920)는 확산 영역(835) 및 게이트 적층체(117)의 폴리실리콘(122)과 접촉하여, 게이트 적층체(117)를 확산 영역(835)에 전기적으로 접속시킨다.
따라서, 제 2 실시예는 제 1 실시예와 유사한 방식으로 선택 디바이스의 확산 영역과 게이트 사이에 접속부를 제공하는데 사용될 수 있다. 특히, 스터드는 한 트랜지스터의 게이트와 다른 트랜지스터의 소스/드레인 사이에 접속부를 제공한다.
측벽 스페이서가 비아 에칭 중에 일부 제거된다고 설명하였지만, 제 1 실시예에서와 같이 별도의 에칭 공정 중에 제거될 수도 있다는 점에 유의하여야 한다.
이제, 도 21과 도 22를 참조하면, 바람직한 실시예의 응용이 도시되어 있다. 특히, 도 21에는 6-트랜지스터 스태틱 랜덤 액세스 메모리 셀(static randomaccess memory(SRAM) cell)이 웨이퍼 상에 형성되어 있는 것으로 도시되어 있으며, 도 22에는 대응 회로도가 도시되어 있다. 명료성을 위해, 게이트 적층체를 인접 확산부로 접속시키는데 사용된 실리사이드나 스터드는 도시하지 않았으나, 그 실리사이드나 스터드는 측벽 스페이서가 제거된 장소에 컨택트를 생성하기 위해 형성되는 것이 바람직하다. 예시적인 SRAM 디자인은 2개의 p 채널 FET(P1, P2)과 4개의 n 채널 FET(N1, N2, N3, N4)을 포함하는 6개의 트랜지스터를 이용하는데, 여기서 N3과 N4는 셀을 워드라인과 2개의 비트라인(BL1, BL2)에 접속시킨다. 트랜지스터는 2개의 게이트 적층체(2102, 2104)에 의해 형성되는데, 여기서 컨택트가 형성될 측벽 스페이서(2106, 2108)의 선택적인 부분은 제거된다. 트랜지스터는 적절하게 도핑된 5개의 액티브 영역(2110, 2112, 2114, 2116, 2118) 내에 형성된다.
예시적인 SRAM 디자인은 바람직한 실시예에 따라 형성된 5개의 컨택트(X1, X2, X3, X4, X5)를 이용한다. 특히, 컨택트 X1은 P1의 게이트를 P2의 소스/드레인에 접속시킨다. 마찬가지로, 컨택트 X2는 P2의 게이트를 P1의 소스/드레인에 접속시킨다. 컨택트 X3은 N1의 게이트를 N2의 소스/드레인에 접속시킨다. 컨택트 X4는 N2의 게이트를 N1의 소스/드레인 및 N4의 소스/드레인에 접속시킨다. 컨택트 X5는 N1의 게이트를 N3의 소스/드레인에 접속시킨다.
따라서, 바람직한 실시예에 따른 컨택트를 사용하면, 고밀도 및 고성능의 SRAM을 제조할 수 있다.
본 발명을 두 가지 실시예에 대해서 설명하였지만, 당업자라면 본 발명을 벗어나지 않는 범위 내에서 상술한 실시예들의 변형이 가능함을 알 수 있을 것이다.예를 들어, 두 실시예를 조합하여, 실리사이드와 텅스텐 스터드의 모두를 폴리실리콘 적층체를 기판의 도핑된 영역에 전기적으로 접속시키는데 사용할 수 있다. 실리사이드를 형성하는데 사용된 금속이 티타늄인 것으로 설명하였지만, 코발트와 같은 다른 금속도 사용할 수 있을 것이다. 또한, 본 발명을 전계 효과 트랜지스터들의 접속에 사용하는 것으로 도시하고 설명하였으나, 본원 발명의 바람직한 컨택트를 사용하여 다른 소자들을 접속할 수도 있을 것이다.
본 발명에 의하면, 과도하게 전류를 누설시키지 않고서도 반도체 칩 상의 디바이스들 사이에 직접적인 저 저항성 컨택트(a direct low resistive contact)를 제공할 수 있다.
Claims (13)
- 기판 상의 확산 영역과 게이트 도전체 사이에 컨택트(contact)를 형성하는 방법에 있어서,① 상기 컨택트를 형성할 상기 게이트 도전체로부터 측벽 스페이서(sidewall spacer)를 선택적으로 제거하는 단계와,② 상기 측벽 스페이서를 선택적으로 제거한 상기 게이트 도전체에 접속되고 상기 확산 영역에 접속되는 실리사이드(silicide)를 형성하는 단계 ― 상기 실리사이드는 상기 게이트 도전체와 상기 확산 영역 사이에 전기적 컨택트를 형성함 ―를 포함하는 컨택트 형성 방법.
- 제 1 항에 있어서,상기 게이트 도전체는 폴리실리콘 도전층을 포함하고,상기 실리사이드를 형성하는 단계는 상기 폴리실리콘 도전층의 노출된 상부표면상에 실리콘을 형성하는 컨택트 형성 방법.
- 제 1 항에 있어서,상기 측벽 스페이서를 선택적으로 제거하는 단계가,포토레지스트를 침착시키고 패터닝하여 상기 측벽 스페이서의 일부를 노출시키는 단계와,상기 측벽 스페이서의 상기 노출된 일부를 에칭하는 단계를 포함하는 컨택트 형성 방법.
- 제 1 항에 있어서,상기 방법은 상기 기판 상에 격리 영역을 형성하는 단계를 더 포함하며, 상기 실리사이드를 형성하는 단계는 상기 격리 영역 상에는 실리사이드를 형성하지 않는 컨택트 형성 방법.
- 제 1 항에 있어서,상기 실리사이드를 형성하는 단계가 상기 게이트 도전체의 나머지 측벽 스페이서 상에는 실리사이드를 형성하지 않는 컨택트 형성 방법.
- ① 실리콘-온-절연체 기판을 마련하는 단계와,② 폴리실리콘 층을 포함하는 게이트 적층체를 상기 기판 상에 형성하는 단계와,③ 상기 게이트 적층체의 측벽 상에 측벽 스페이서를 형성하는 단계와,④ 상기 게이트 적층체에 인접하는 확산 영역을 형성하는 단계와,⑤ 상기 컨택트가 형성될 상기 측벽 스페이서를 선택적으로 제거하는 단계와,⑥ 상기 폴리실리콘 층과 상기 확산 영역 위에 티타늄을 침착하는 단계와,⑦ 티타늄이 상기 폴리실리콘 층 및 상기 확산 영역과 접촉하는 위치에 티타늄 실리사이드가 형성되도록 상기 티타늄을 어닐링(annealing)하는 단계와,⑧ 상기 티타늄의 미반응 부분을 제거하는 단계를 포함하는 컨택트 형성 방법.
- 제 8 항에 있어서,상기 방법은 상기 기판 상에 격리 영역을 형성하는 단계를 더 포함하며, 상기 티타늄의 미반응 부분을 제거하는 단계는 상기 격리 영역으로부터 티타늄을 제거하는 컨택트 형성 방법.
- 기판 상의 확산 영역과 게이트 도전체 사이에 컨택트를 형성하는 방법에 있어서,① 상기 컨택트가 형성될 상기 게이트 도전체로부터 측벽 스페이서를 선택적으로 제거하는 단계와,② 상기 측벽 스페이서가 선택적으로 제거된 상기 게이트 도전체에 접속되고 상기 확산 영역에 접속되는 상호접속 스터드(interconnect stud)를 형성하는 단계 ― 상기 상호접속 스터드는 상기 게이트 도전체와 상기 확산 영역 사이에 전기적 컨택트를 형성함 ―를 포함하는 컨택트 형성 방법.
- 제 11 항에 있어서,상기 측벽 스페이서를 선택적으로 제거하는 단계는 포토레지스트를 침착시키고 패터닝하여 상기 측벽 스페이서의 일부를 노출시키는 단계와, 상기 측벽 스페이서의 상기 노출된 일부를 에칭하는 단계를 포함하는 컨택트 형성 방법.
- ① 제 1 및 제 2 확산 영역을 구비하는 채널 영역 ― 상기 제 1 및 제 2 확산 영역은 유전체에 의해 상기 채널 영역의 두 면과 경계를 이룸 ― 과,② 상기 채널 영역 및 상기 확산 영역과 중첩하며(overlapping), 유전체에 의해 상기 채널 영역의 다른 면으로부터 분리되는 게이트와,③ 상기 채널 영역의 나머지 면들과 경계를 이루는 적어도 한 종류의 유전체 재료와,④ 상기 게이트를 상기 확산 영역들 중의 적어도 두 번째 확산 영역에 전기적으로 결합시키는 도전성 재료를 포함하는 장치.
- 제 16 항에 있어서,상기 장치는 전계 효과 트랜지스터(field effect transistor : FET) ― 이 FET는 제 2 게이트와, 제 2 채널 영역과, 상기 제 2 채널 영역의 한 면에 인접한 제 3 확산 영역을 더 포함함 ― 를 더 포함하며,상기 제 2 확산 영역은 상기 제 2 채널 영역의 다른 면과 경계를 이루는 장치.
- 제 16 항에 있어서,상기 제 2 채널 영역의 나머지 면들과 경계를 이루는 적어도 한 종류의 유전체를 더 포함하는 장치.
- ① 적어도 하나의 확산 영역을 포함하는 실리콘-온-절연체 기판과,② 상기 적어도 하나의 확산 영역에 인접하는 상태로 상기 기판 상에 형성되며, 폴리실리콘 층을 포함하는 게이트 적층체와,③ 상기 게이트 적층체의 측벽 상에 형성되는 측벽 스페이서 ― 컨택트가 형성될 상기 측벽 스페이서의 일부는 제거되어 상기 폴리실리콘 층의 측벽의 일부를 노출시킴 ― 와,④ 상기 노출된 폴리실리콘 측벽과 이것에 인접한 상기 적어도 하나의 확산 영역을 접속시키도록 형성되는 티타늄 실리사이드.를 포함하는 장치.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/175,304 | 1998-10-20 | ||
| US09/175,304 US6090673A (en) | 1998-10-20 | 1998-10-20 | Device contact structure and method for fabricating same |
| US9/175,304 | 1998-10-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000028642A KR20000028642A (ko) | 2000-05-25 |
| KR100311842B1 true KR100311842B1 (ko) | 2001-10-18 |
Family
ID=22639770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990038248A KR100311842B1 (ko) | 1998-10-20 | 1999-09-09 | 컨택트 형성 방법 및 반도체 장치 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6090673A (ko) |
| KR (1) | KR100311842B1 (ko) |
| MY (1) | MY121099A (ko) |
| SG (1) | SG102552A1 (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6380063B1 (en) * | 2000-03-01 | 2002-04-30 | International Business Machines Corporation | Raised wall isolation device with spacer isolated contacts and the method of so forming |
| KR100573276B1 (ko) * | 2003-12-31 | 2006-04-24 | 동부아남반도체 주식회사 | 에스램 소자 및 그 제조방법 |
| US20070218685A1 (en) * | 2006-03-17 | 2007-09-20 | Swaminathan Sivakumar | Method of forming trench contacts for MOS transistors |
| US7737715B2 (en) * | 2006-07-31 | 2010-06-15 | Marvell Israel (M.I.S.L) Ltd. | Compensation for voltage drop in automatic test equipment |
| CN100481354C (zh) * | 2006-08-30 | 2009-04-22 | 中国科学院微电子研究所 | 一种制备低栅扩展电容绝缘体上硅体接触器件的方法 |
| US20100308380A1 (en) * | 2009-06-05 | 2010-12-09 | International Business Machines Corporation | Dual damascene processing for gate conductor and active area to first metal level interconnect structures |
| CN104752334B (zh) * | 2013-12-31 | 2017-12-01 | 中芯国际集成电路制造(上海)有限公司 | 接触插塞的形成方法 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5211199B1 (ko) * | 1970-05-27 | 1977-03-29 | ||
| US4034243A (en) * | 1975-12-19 | 1977-07-05 | International Business Machines Corporation | Logic array structure for depletion mode-FET load circuit technologies |
| JPS55132055A (en) * | 1979-03-30 | 1980-10-14 | Nec Corp | Mos integrated circuit |
| US4305200A (en) * | 1979-11-06 | 1981-12-15 | Hewlett-Packard Company | Method of forming self-registering source, drain, and gate contacts for FET transistor structures |
| US5121174A (en) * | 1987-10-23 | 1992-06-09 | Vitesse Semiconductor Corporation | Gate-to-ohmic metal contact scheme for III-V devices |
| US5166771A (en) * | 1990-01-12 | 1992-11-24 | Paradigm Technology, Inc. | Self-aligning contact and interconnect structure |
| US5206532A (en) * | 1990-10-03 | 1993-04-27 | Micron Technology, Inc. | Buried contact between polysilicon gate and diffusion area |
| EP0482556A1 (en) * | 1990-10-22 | 1992-04-29 | Nec Corporation | Polysilicon resistance element and semiconductor device using the same |
| GB9219268D0 (en) * | 1992-09-11 | 1992-10-28 | Inmos Ltd | Semiconductor device incorporating a contact and manufacture thereof |
| JPH06140519A (ja) * | 1992-10-22 | 1994-05-20 | Toshiba Corp | 半導体装置及びその製造方法 |
| TW247368B (en) * | 1993-09-29 | 1995-05-11 | Seiko Epuson Co | Current regulating semiconductor integrate circuit device and fabrication method of the same |
| JPH07106570A (ja) * | 1993-10-05 | 1995-04-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5541427A (en) * | 1993-12-03 | 1996-07-30 | International Business Machines Corporation | SRAM cell with capacitor |
| KR0135147B1 (ko) * | 1994-07-21 | 1998-04-22 | 문정환 | 트랜지스터 제조방법 |
| US5631484A (en) * | 1995-12-26 | 1997-05-20 | Motorola, Inc. | Method of manufacturing a semiconductor device and termination structure |
| US5811350A (en) * | 1996-08-22 | 1998-09-22 | Micron Technology, Inc. | Method of forming contact openings and an electronic component formed from the same and other methods |
| TW346652B (en) * | 1996-11-09 | 1998-12-01 | Winbond Electronics Corp | Semiconductor production process |
| US5851890A (en) * | 1997-08-28 | 1998-12-22 | Lsi Logic Corporation | Process for forming integrated circuit structure with metal silicide contacts using notched sidewall spacer on gate electrode |
| US5953614A (en) * | 1997-10-09 | 1999-09-14 | Lsi Logic Corporation | Process for forming self-aligned metal silicide contacts for MOS structure using single silicide-forming step |
| US5895269A (en) * | 1997-12-18 | 1999-04-20 | Advanced Micro Devices, Inc. | Methods for preventing deleterious punch-through during local interconnect formation |
-
1998
- 1998-10-20 US US09/175,304 patent/US6090673A/en not_active Expired - Fee Related
-
1999
- 1999-09-09 KR KR1019990038248A patent/KR100311842B1/ko not_active IP Right Cessation
- 1999-09-29 MY MYPI99004205A patent/MY121099A/en unknown
- 1999-10-13 SG SG9905103A patent/SG102552A1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| MY121099A (en) | 2005-12-30 |
| SG102552A1 (en) | 2004-03-26 |
| KR20000028642A (ko) | 2000-05-25 |
| US6090673A (en) | 2000-07-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7045413B2 (en) | Method of manufacturing a semiconductor integrated circuit using a selective disposable spacer technique and semiconductor integrated circuit manufactured thereby | |
| US6022781A (en) | Method for fabricating a MOSFET with raised STI isolation self-aligned to the gate stack | |
| JP4388266B2 (ja) | ストラップ領域及び周辺論理デバイス領域を有するフローティングゲートメモリセルの半導体アレーを形成する方法 | |
| US7955919B2 (en) | Spacer-less transistor integration scheme for high-K gate dielectrics and small gate-to-gate spaces applicable to Si, SiGe and strained silicon schemes | |
| JP2000311991A (ja) | Ｄｒａｍ、ｄｒａｍの形成方法、ダイナミックランダムアクセスメモリを形成する方法、および積層体の形成方法 | |
| US4977108A (en) | Method of making self-aligned, planarized contacts for semiconductor devices | |
| US5081516A (en) | Self-aligned, planarized contacts for semiconductor devices | |
| US5028555A (en) | Self-aligned semiconductor devices | |
| US4974055A (en) | Self-aligned interconnects for semiconductor devices | |
| EP0344292B1 (en) | A process of fabricating self-aligned semiconductor devices | |
| US5055427A (en) | Process of forming self-aligned interconnects for semiconductor devices | |
| US5057902A (en) | Self-aligned semiconductor devices | |
| JPH08236725A (ja) | 埋没ビットラインｄｒａｍセル及びその製造方法 | |
| KR100247933B1 (ko) | 버티드 콘택을 갖는 반도체 소자 및 그 제조방법 | |
| KR100522475B1 (ko) | 자기정렬 무경계 콘택트를 마스킹 프로세스없이 형성하는방법 | |
| JP2001257325A (ja) | 半導体記憶装置及びその製造方法 | |
| KR100311842B1 (ko) | 컨택트 형성 방법 및 반도체 장치 | |
| KR20020037522A (ko) | 자기 정렬된 컨택 구조를 갖는 디램 소자와 듀얼 게이트구조의 로직 소자가 복합된 ｍｄｌ 반도체 소자의 제조 방법 | |
| JP3963629B2 (ja) | 半導体装置及びその製造方法 | |
| US7029963B2 (en) | Semiconductor damascene trench and methods thereof | |
| JP3990858B2 (ja) | 半導体装置 | |
| US6380596B1 (en) | Method of forming a local interconnect, method of fabricating integrated circuitry comprising an sram cell having a local interconnect and having circuitry peripheral to the sram cell, and method of forming contact plugs | |
| JP2002110821A (ja) | メモリセル形成方法 | |
| KR20050083305A (ko) | 핀 전계효과 트랜지스터의 제조방법 | |
| JPH06244415A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |