JPH07106570A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07106570A JPH07106570A JP5249518A JP24951893A JPH07106570A JP H07106570 A JPH07106570 A JP H07106570A JP 5249518 A JP5249518 A JP 5249518A JP 24951893 A JP24951893 A JP 24951893A JP H07106570 A JPH07106570 A JP H07106570A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 信頼性が高くかつ形成が容易な局所配線を有
する半導体装置を提供する。 【構成】 ｐ型シリコン基板１の主表面上には間隔をあ
けてｎ型不純物領域５ｂ，５ｃが形成される。ｎ型不純
物領域５ｃ，５ｂの間の領域上にはゲート絶縁膜３ｂを
介してゲート電極４ｂが形成されている。ゲート電極４
ｂの表層からｎ型不純物領域５ｃの表層部分にわたって
延在するようにチタンシリサイド層７が形成されてい
る。このチタンシリサイド層７が局所配線となる。この
チタンシリサイド層７が形成されない側のゲート電極４
ｂの側壁にはサイドウォール絶縁膜６が残余している。
する半導体装置を提供する。 【構成】 ｐ型シリコン基板１の主表面上には間隔をあ
けてｎ型不純物領域５ｂ，５ｃが形成される。ｎ型不純
物領域５ｃ，５ｂの間の領域上にはゲート絶縁膜３ｂを
介してゲート電極４ｂが形成されている。ゲート電極４
ｂの表層からｎ型不純物領域５ｃの表層部分にわたって
延在するようにチタンシリサイド層７が形成されてい
る。このチタンシリサイド層７が局所配線となる。この
チタンシリサイド層７が形成されない側のゲート電極４
ｂの側壁にはサイドウォール絶縁膜６が残余している。
Description
【０００１】
【産業上の利用分野】この発明は、配線層とそれに近接
する不純物領域とを接続する局所配線を有する半導体装
置に関するものである。
する不純物領域とを接続する局所配線を有する半導体装
置に関するものである。
【０００２】
【従来の技術】従来から、層間絶縁膜およびコンタクト
ホールを形成することなく導電層同士を接続する局所配
線は知られている。この局所配線は、層間絶縁膜および
コンタクトホールの形成を必要としないため、デバイス
の高集積化を容易にするといった利点を有する。このよ
うな局所配線を有する半導体装置の一例が、“IEEE TRA
NSACTIONS ON ELECTRON DEVICES, VOL. ED-34, NO. 3,
MARCH 1987, PP.682〜PP.688”（文献），“IEEE, Ju
ne 11-12, 1991 VMIC CONFERENCE, PP.332〜PP.334”
（文献）などに開示されている。
ホールを形成することなく導電層同士を接続する局所配
線は知られている。この局所配線は、層間絶縁膜および
コンタクトホールの形成を必要としないため、デバイス
の高集積化を容易にするといった利点を有する。このよ
うな局所配線を有する半導体装置の一例が、“IEEE TRA
NSACTIONS ON ELECTRON DEVICES, VOL. ED-34, NO. 3,
MARCH 1987, PP.682〜PP.688”（文献），“IEEE, Ju
ne 11-12, 1991 VMIC CONFERENCE, PP.332〜PP.334”
（文献）などに開示されている。
【０００３】上記の文献には、不純物領域とゲート電
極とをＴｉＮを用いて接続する技術が開示されている。
また、上記の文献には、ゲート電極を形成した後に、
局所配線を形成するための多結晶シリコン層を形成し、
その表面をシリサイド化することによって不純物領域同
士を接続する局所配線を形成する技術が開示されてい
る。
極とをＴｉＮを用いて接続する技術が開示されている。
また、上記の文献には、ゲート電極を形成した後に、
局所配線を形成するための多結晶シリコン層を形成し、
その表面をシリサイド化することによって不純物領域同
士を接続する局所配線を形成する技術が開示されてい
る。
【０００４】上記の２つの文献，のうち、以降に説
明する本発明の内容を鑑みた場合、ゲート電極と不純物
領域とをＴｉＮからなる局所配線によって接続した文献
の内容が本発明の内容に近いものであると考えられ
る。したがって、この文献の内容に基づいて、以下に
従来の技術について説明する。
明する本発明の内容を鑑みた場合、ゲート電極と不純物
領域とをＴｉＮからなる局所配線によって接続した文献
の内容が本発明の内容に近いものであると考えられ
る。したがって、この文献の内容に基づいて、以下に
従来の技術について説明する。
【０００５】図４５は、上記の文献に開示された技術
が適用されたデバイスの一例として挙げた昇圧回路を示
す等価回路図である。図４６は、図４５における領域１
００に対応する部分の断面図である。
が適用されたデバイスの一例として挙げた昇圧回路を示
す等価回路図である。図４６は、図４５における領域１
００に対応する部分の断面図である。
【０００６】まず図４５を用いて、昇圧回路に関する説
明を行なう。図４５を参照して、電源電圧Ｖｃｃを受け
る電源端子と出力端子１２１との間には、ＭＯＳトラン
ジスタ１０８ａとＭＯＳダイオード１０８ｂとが直列に
接続されている。ＭＯＳトランジスタ１０８ａのゲート
電極には制御信号φ2 が与えられる。ＭＯＳトランジス
タ１０８ａとＭＯＳダイオード１０８ｂとの間のノード
Ｎには、容量１２０を介して制御信号φ5 が与えられ
る。
明を行なう。図４５を参照して、電源電圧Ｖｃｃを受け
る電源端子と出力端子１２１との間には、ＭＯＳトラン
ジスタ１０８ａとＭＯＳダイオード１０８ｂとが直列に
接続されている。ＭＯＳトランジスタ１０８ａのゲート
電極には制御信号φ2 が与えられる。ＭＯＳトランジス
タ１０８ａとＭＯＳダイオード１０８ｂとの間のノード
Ｎには、容量１２０を介して制御信号φ5 が与えられ
る。
【０００７】次に、このような構成の昇圧回路の動作に
ついて説明する。まず、制御信号φ 2 が０ＶからＶｃｃ
＋αに立上がると、ＭＯＳトランジスタ１０８ａがオン
する。ここでαはＭＯＳトランジスタ１０８ａのしきい
値電圧Ｖｔｈ以上の電圧である。それにより、ノードＮ
は電源電圧Ｖｃｃに充電される。その後、制御信号φ 2
が０Ｖになり、ＭＯＳトランジスタ１０８ａがオフす
る。
ついて説明する。まず、制御信号φ 2 が０ＶからＶｃｃ
＋αに立上がると、ＭＯＳトランジスタ１０８ａがオン
する。ここでαはＭＯＳトランジスタ１０８ａのしきい
値電圧Ｖｔｈ以上の電圧である。それにより、ノードＮ
は電源電圧Ｖｃｃに充電される。その後、制御信号φ 2
が０Ｖになり、ＭＯＳトランジスタ１０８ａがオフす
る。
【０００８】次に、制御信号φ5 が０Ｖから電源電圧Ｖ
ｃｃに立上がると、容量結合によりノードＮの電圧が２
Ｖｃｃに昇圧される。そのため、出力端子１２１の電圧
は２Ｖｃｃ−Ｖｔｈとなる。その後、制御信号φ5 が０
Ｖになる。このような動作を繰返すことによって、ノー
ドＮの寄生容量に関係なく電源電圧Ｖｃｃを最大で２Ｖ
ｃｃ−Ｖｔｈの電圧にまで昇圧できる。
ｃｃに立上がると、容量結合によりノードＮの電圧が２
Ｖｃｃに昇圧される。そのため、出力端子１２１の電圧
は２Ｖｃｃ−Ｖｔｈとなる。その後、制御信号φ5 が０
Ｖになる。このような動作を繰返すことによって、ノー
ドＮの寄生容量に関係なく電源電圧Ｖｃｃを最大で２Ｖ
ｃｃ−Ｖｔｈの電圧にまで昇圧できる。
【０００９】上記の昇圧回路において、どの部分に局所
配線が使用されるかについて図４６を用いて説明する。
配線が使用されるかについて図４６を用いて説明する。
【００１０】図４６を参照して、ｐ型シリコン基板１０
１の主表面には、ＭＯＳトランジスタ１０８ａと、ＭＯ
Ｓダイオード１０８ｂとが形成されている。ＭＯＳトラ
ンジスタ１０８ａは、ｎ型不純物領域１０５ａ，１０５
ｂと、ゲート絶縁膜１０３ａと、ゲート電極１０４ａ
と、サイドウォール絶縁膜１０６とを有している。ゲー
ト電極１０４ａの上面と、ｎ型不純物領域１０５ａ，１
０５ｂの表面には、チタンシリサイド層（ＴｉＳｉ2 ）
１０７ａ，１０７ｂが形成されている。
１の主表面には、ＭＯＳトランジスタ１０８ａと、ＭＯ
Ｓダイオード１０８ｂとが形成されている。ＭＯＳトラ
ンジスタ１０８ａは、ｎ型不純物領域１０５ａ，１０５
ｂと、ゲート絶縁膜１０３ａと、ゲート電極１０４ａ
と、サイドウォール絶縁膜１０６とを有している。ゲー
ト電極１０４ａの上面と、ｎ型不純物領域１０５ａ，１
０５ｂの表面には、チタンシリサイド層（ＴｉＳｉ2 ）
１０７ａ，１０７ｂが形成されている。
【００１１】ＭＯＳダイオード１０８ｂは、ｎ型不純物
領域１０５ｂ，１０５ｃと、ゲート絶縁膜１０３ｂと、
ゲート電極１０４ｂと、サイドウォール絶縁膜１０６
と、局所配線となるＴｉＮ層１１０とを有している。ゲ
ート電極１０４ｂ上面およびｎ型不純物領域１０５ｃの
表面は、チタンシリサイド層１０７ａ，１０７ｂがそれ
ぞれ形成されている。
領域１０５ｂ，１０５ｃと、ゲート絶縁膜１０３ｂと、
ゲート電極１０４ｂと、サイドウォール絶縁膜１０６
と、局所配線となるＴｉＮ層１１０とを有している。ゲ
ート電極１０４ｂ上面およびｎ型不純物領域１０５ｃの
表面は、チタンシリサイド層１０７ａ，１０７ｂがそれ
ぞれ形成されている。
【００１２】ＴｉＮ層１１０は、ゲート電極１０４ｂ上
面上からサイドウォール絶縁膜１０６表面上を通ってｎ
型不純物領域１０５ｂ表面上にまで延在するように形成
される。それにより、ゲート電極１０４ｂとｎ型不純物
領域１０５ｂとが電気的に接続されることになる。ｐ型
シリコン基板１０１の主表面には、上記のＭＯＳトラン
ジスタ１０８ａおよびＭＯＳダイオード１０８ｂを挟む
ように素子分離絶縁膜１０２が形成されている。
面上からサイドウォール絶縁膜１０６表面上を通ってｎ
型不純物領域１０５ｂ表面上にまで延在するように形成
される。それにより、ゲート電極１０４ｂとｎ型不純物
領域１０５ｂとが電気的に接続されることになる。ｐ型
シリコン基板１０１の主表面には、上記のＭＯＳトラン
ジスタ１０８ａおよびＭＯＳダイオード１０８ｂを挟む
ように素子分離絶縁膜１０２が形成されている。
【００１３】上記のＴｉＮ層１１０は、ゲート電極１０
４ｂとｎ型不純物領域１０５ｂとを、コンタクトホール
を用いることなく直接接続している。そのため、パター
ンレイアウトの高集積化が図れるという利点を有する。
４ｂとｎ型不純物領域１０５ｂとを、コンタクトホール
を用いることなく直接接続している。そのため、パター
ンレイアウトの高集積化が図れるという利点を有する。
【００１４】次に、図４７〜図５１を用いて、上記の構
造を有する半導体装置の製造方法について説明する。図
４７〜図５１は、上記の半導体装置の製造工程の第１工
程〜第５工程を示す断面図である。
造を有する半導体装置の製造方法について説明する。図
４７〜図５１は、上記の半導体装置の製造工程の第１工
程〜第５工程を示す断面図である。
【００１５】まず図４７を参照して、ｐ型シリコン基板
１０１の主表面上に素子分離絶縁膜１０２を形成する。
次に、熱酸化法などを用いて絶縁膜を形成し、この絶縁
膜上にＣＶＤ法（Chemical Vapor Deposition)などを用
いて多結晶シリコン層を形成する。この絶縁層および多
結晶シリコン層をパターニングすることによって、ゲー
ト絶縁膜１０３ａ，１０３ｂおよびゲート電極１０４
ａ，１０４ｂをそれぞれ形成する。
１０１の主表面上に素子分離絶縁膜１０２を形成する。
次に、熱酸化法などを用いて絶縁膜を形成し、この絶縁
膜上にＣＶＤ法（Chemical Vapor Deposition)などを用
いて多結晶シリコン層を形成する。この絶縁層および多
結晶シリコン層をパターニングすることによって、ゲー
ト絶縁膜１０３ａ，１０３ｂおよびゲート電極１０４
ａ，１０４ｂをそれぞれ形成する。
【００１６】次に、ゲート電極１０４ａ，１０４ｂおよ
び素子分離絶縁膜１０２をマスクとして用いて、ｎ型の
不純物をシリコン基板１の主表面に注入する。それによ
り、ｎ型不純物領域１０５ａ，１０５ｂ，１０５ｃが形
成される。次に、シリコン基板１０１の主表面上全面に
ＣＶＤ法などを用いてゲート電極１０４ａ，１０４ｂを
覆う絶縁膜を形成する。この絶縁膜に異方性エッチング
処理を施すことによって、ゲート電極１０４ａ，１０４
ｂの側壁にサイドウォール絶縁膜１０６を形成する。
び素子分離絶縁膜１０２をマスクとして用いて、ｎ型の
不純物をシリコン基板１の主表面に注入する。それによ
り、ｎ型不純物領域１０５ａ，１０５ｂ，１０５ｃが形
成される。次に、シリコン基板１０１の主表面上全面に
ＣＶＤ法などを用いてゲート電極１０４ａ，１０４ｂを
覆う絶縁膜を形成する。この絶縁膜に異方性エッチング
処理を施すことによって、ゲート電極１０４ａ，１０４
ｂの側壁にサイドウォール絶縁膜１０６を形成する。
【００１７】次に、図４８を参照して、スパッタリング
法などを用いて、シリコン基板１０１の主表面上全面に
Ｔｉ層１０９を堆積する。次に、図４９を参照して、こ
のＴｉ層１０９にＲＴＡ（Rapid Thermal Annealing)処
理を施す。条件は、６００℃〜７００℃，３０秒であ
る。それにより、Ｔｉ層１０９の少なくとも表層部分が
窒化され、その表層にＴｉＮ層１１０が形成される。
法などを用いて、シリコン基板１０１の主表面上全面に
Ｔｉ層１０９を堆積する。次に、図４９を参照して、こ
のＴｉ層１０９にＲＴＡ（Rapid Thermal Annealing)処
理を施す。条件は、６００℃〜７００℃，３０秒であ
る。それにより、Ｔｉ層１０９の少なくとも表層部分が
窒化され、その表層にＴｉＮ層１１０が形成される。
【００１８】一方、Ｔｉ層１０９とゲート電極１０４
ａ，１０４ｂおよびｎ型不純物領域１０５ａ，１０５
ｂ，１０５ｃとの界面においては、チタンシリサイド層
１０７ａ，１０７ｂが形成される。この技術は、通常サ
リサイド（SALICIDE : Self Aligned Silicide) と呼ば
れるものである。このとき、サイドウォール絶縁膜１０
６は、サリサイドプロセスにおいて、ゲート電極１０４
ａ，１０４ｂと、ｎ型不純物領域１０５ａ，１０５ｂ，
１０５ｃとがショートしないように分離する役目を果た
す。
ａ，１０４ｂおよびｎ型不純物領域１０５ａ，１０５
ｂ，１０５ｃとの界面においては、チタンシリサイド層
１０７ａ，１０７ｂが形成される。この技術は、通常サ
リサイド（SALICIDE : Self Aligned Silicide) と呼ば
れるものである。このとき、サイドウォール絶縁膜１０
６は、サリサイドプロセスにおいて、ゲート電極１０４
ａ，１０４ｂと、ｎ型不純物領域１０５ａ，１０５ｂ，
１０５ｃとがショートしないように分離する役目を果た
す。
【００１９】次に、図５０を参照して、リソグラフィ技
術を用いて、局所配線形成部分を覆うようにレジストパ
ターン１１１を形成する。そして、図５１を参照して、
レジストパターン１１１をマスクとして用いてＴｉＮ層
１１０にドライエッチング処理を施す。それにより、Ｔ
ｉＮ層１１０をパターニングする。その後、レジストパ
ターン１１１を除去する。それにより、ゲート電極１０
４ｂとｎ型不純物領域１０５ｂとを電気的に接続するＴ
ｉＮ層からなる局所配線が形成されることになる。
術を用いて、局所配線形成部分を覆うようにレジストパ
ターン１１１を形成する。そして、図５１を参照して、
レジストパターン１１１をマスクとして用いてＴｉＮ層
１１０にドライエッチング処理を施す。それにより、Ｔ
ｉＮ層１１０をパターニングする。その後、レジストパ
ターン１１１を除去する。それにより、ゲート電極１０
４ｂとｎ型不純物領域１０５ｂとを電気的に接続するＴ
ｉＮ層からなる局所配線が形成されることになる。
【００２０】なお、局所配線となるＴｉＮ層１１０の他
の形成方法としては、次のものを挙げることができる。
すなわち、サリサイド構造を形成した後、その表層のＴ
ｉＮ層１１０を一旦除去し、スパッタリング法などを用
いて再び局所配線となるＴｉＮ層を堆積する。上記の方
法よりもこの方法の方が一般的な方法といえる。しか
し、局所配線の下地との密着性を考慮した場合には、上
記の方法の方が優れている。それは、本手法によれば、
ＴｉＮ層とチタンシリサイド層とが別々の層により構成
されるからである。
の形成方法としては、次のものを挙げることができる。
すなわち、サリサイド構造を形成した後、その表層のＴ
ｉＮ層１１０を一旦除去し、スパッタリング法などを用
いて再び局所配線となるＴｉＮ層を堆積する。上記の方
法よりもこの方法の方が一般的な方法といえる。しか
し、局所配線の下地との密着性を考慮した場合には、上
記の方法の方が優れている。それは、本手法によれば、
ＴｉＮ層とチタンシリサイド層とが別々の層により構成
されるからである。
【００２１】
【発明が解決しようとする課題】しかしながら、上記の
従来の局所配線を有する半導体装置には、次に説明する
ような２つの問題点があった。まず第１の問題点につい
て説明する。局所配線となる上記のＴｉＮ層は、ゲート
電極１０４ｂ上からサイドウォール絶縁膜１０６上を通
って不純物領域１０５ｃ上に延在するように形成され
る。
従来の局所配線を有する半導体装置には、次に説明する
ような２つの問題点があった。まず第１の問題点につい
て説明する。局所配線となる上記のＴｉＮ層は、ゲート
電極１０４ｂ上からサイドウォール絶縁膜１０６上を通
って不純物領域１０５ｃ上に延在するように形成され
る。
【００２２】このとき、チタンシリサイド層１０７ａ，
１０７ｂと、ＴｉＮ層１１０とは、同一のＴｉ層１０９
が変質することによって形成されるので、その密着強度
は比較的大きい。しかし、サイドウォール絶縁膜１０６
とＴｉＮ層１１０との密着強度は、それに比べると小さ
い。サイドウォール絶縁膜１０６とＴｉＮ層１１０との
接触面積は比較的大きいので、ＴｉＮ層１１０と下地と
の密着強度は全体として比較的小さいものとなる。ま
た、ＴｉＮ層１１０は微細なパターンでもある。以上の
ことより、ＴｉＮ層１１０が剥がれる可能性は比較的高
くなると考えられる。
１０７ｂと、ＴｉＮ層１１０とは、同一のＴｉ層１０９
が変質することによって形成されるので、その密着強度
は比較的大きい。しかし、サイドウォール絶縁膜１０６
とＴｉＮ層１１０との密着強度は、それに比べると小さ
い。サイドウォール絶縁膜１０６とＴｉＮ層１１０との
接触面積は比較的大きいので、ＴｉＮ層１１０と下地と
の密着強度は全体として比較的小さいものとなる。ま
た、ＴｉＮ層１１０は微細なパターンでもある。以上の
ことより、ＴｉＮ層１１０が剥がれる可能性は比較的高
くなると考えられる。
【００２３】そして、高集積化が進展した場合には、そ
れに伴いＴｉＮ層１１０の寸法も縮小される。それによ
り、チタンシリサイド層１０７ａ，１０７ｂと、ＴｉＮ
層１１０との界面の面積も縮小する。その結果、ＴｉＮ
層と下地との密着強度がさらに低下し、局所配線となる
ＴｉＮ層１１０が一層剥がれやすくなるといった問題点
が生じる。
れに伴いＴｉＮ層１１０の寸法も縮小される。それによ
り、チタンシリサイド層１０７ａ，１０７ｂと、ＴｉＮ
層１１０との界面の面積も縮小する。その結果、ＴｉＮ
層と下地との密着強度がさらに低下し、局所配線となる
ＴｉＮ層１１０が一層剥がれやすくなるといった問題点
が生じる。
【００２４】次に、第２の問題点について説明する。上
述したように、ＴｉＮ層１１０は、ドライエッチング法
を用いてパターニングされる。それは、局所配線である
ＴｉＮ層１１０が微細なパターンであるため、ウェット
エッチングを用いた場合にはＴｉＮ層１１０が剥がれる
可能性が高いと考えられるからである。
述したように、ＴｉＮ層１１０は、ドライエッチング法
を用いてパターニングされる。それは、局所配線である
ＴｉＮ層１１０が微細なパターンであるため、ウェット
エッチングを用いた場合にはＴｉＮ層１１０が剥がれる
可能性が高いと考えられるからである。
【００２５】そのため、あえてドライエッチング法を用
いることとしている。しかし、ドライエッチング法を用
いる場合には、パターニングされる層の下地の層に対し
て選択比を確保しなければならない。この場合であれ
ば、チタンシリサイド層１０７ａ，１０７ｂと、サイド
ウォール絶縁膜１０６といった膜質の異なる２つの層に
対して十分なエッチング選択比を確保しなければならな
い。そのため、エッチング条件の選定が困難になるとい
った問題点が生じる。
いることとしている。しかし、ドライエッチング法を用
いる場合には、パターニングされる層の下地の層に対し
て選択比を確保しなければならない。この場合であれ
ば、チタンシリサイド層１０７ａ，１０７ｂと、サイド
ウォール絶縁膜１０６といった膜質の異なる２つの層に
対して十分なエッチング選択比を確保しなければならな
い。そのため、エッチング条件の選定が困難になるとい
った問題点が生じる。
【００２６】この発明は、上記のような問題点を解決す
るためになされたものである。この発明の１つの目的
は、高集積化に際しても局所配線の剥がれによる信頼性
の低下を防止することが可能となる半導体装置およびそ
の製造方法を提供することにある。
るためになされたものである。この発明の１つの目的
は、高集積化に際しても局所配線の剥がれによる信頼性
の低下を防止することが可能となる半導体装置およびそ
の製造方法を提供することにある。
【００２７】この発明の他の目的は、局所配線の形成が
容易となる半導体装置の製造方法を提供することにあ
る。
容易となる半導体装置の製造方法を提供することにあ
る。
【００２８】
【課題を解決するための手段】請求項１に記載の半導体
装置は、主表面を有する第１導電型のシリコン基板と、
シリコン基板の主表面における第１の領域上に絶縁膜を
介在して形成されシリコンを含む材質からなる配線層
と、シリコン基板の主表面において第１の領域と隣接す
る第２の領域に形成された第２導電型の不純物領域と、
不純物領域に面する配線層の第１の側壁部分を除いて配
線層の側壁上に形成されたサイドウォール絶縁膜と、配
線層の表層部分から第１の側壁部分上を通って不純物領
域表層部分にまで延在するように形成されたシリサイド
層とを備えている。
装置は、主表面を有する第１導電型のシリコン基板と、
シリコン基板の主表面における第１の領域上に絶縁膜を
介在して形成されシリコンを含む材質からなる配線層
と、シリコン基板の主表面において第１の領域と隣接す
る第２の領域に形成された第２導電型の不純物領域と、
不純物領域に面する配線層の第１の側壁部分を除いて配
線層の側壁上に形成されたサイドウォール絶縁膜と、配
線層の表層部分から第１の側壁部分上を通って不純物領
域表層部分にまで延在するように形成されたシリサイド
層とを備えている。
【００２９】請求項２に記載の半導体装置では、第１の
側壁部分下における絶縁膜表面を少なくとも覆う第１の
部分を有するようにサイドウォール絶縁膜が形成され、
その第１の部分上をシリサイド層が延在する。
側壁部分下における絶縁膜表面を少なくとも覆う第１の
部分を有するようにサイドウォール絶縁膜が形成され、
その第１の部分上をシリサイド層が延在する。
【００３０】請求項３に記載の半導体装置は、主表面を
有する第１導電型のシリコン基板と、シリコン基板の主
表面における第１の領域上に絶縁膜を介在して形成され
シリコンを含む材質からなる配線層と、シリコン基板の
主表面において第１の領域と隣接する第２の領域に形成
された第２導電型の不純物領域と、配線層の両側壁を覆
い不純物領域に面する表面上にシリコンを含む材質から
なる導電層が形成されたサイドウォール絶縁膜と、配線
層の表層部分から導電層の表層部分を経て不純物領域の
表層部分にまで延在するように形成されたシリサイド層
とを備えている。
有する第１導電型のシリコン基板と、シリコン基板の主
表面における第１の領域上に絶縁膜を介在して形成され
シリコンを含む材質からなる配線層と、シリコン基板の
主表面において第１の領域と隣接する第２の領域に形成
された第２導電型の不純物領域と、配線層の両側壁を覆
い不純物領域に面する表面上にシリコンを含む材質から
なる導電層が形成されたサイドウォール絶縁膜と、配線
層の表層部分から導電層の表層部分を経て不純物領域の
表層部分にまで延在するように形成されたシリサイド層
とを備えている。
【００３１】請求項４に記載の半導体装置の製造方法に
よれば、まず第１導電型のシリコン基板の主表面におけ
る第１の領域上に絶縁膜を介在してシリコンを含む材質
からなる配線層を形成する。シリコン基板の主表面にお
いて第１の領域と隣接する第２の領域に第２導電型の不
純物領域を形成する。配線層の両側壁を覆うようにサイ
ドウォール絶縁膜を形成する。サイドウォール絶縁膜に
おいて不純物領域に面する部分の厚みを減じる。配線層
および不純物領域を覆うように高融点金属層を形成す
る。この高融点金属層に熱処理を施すことによって配線
層の表層部分から不純物領域の表層部分にまで延在する
シリサイド層を形成する。高融点金属層においてシリサ
イド化されなかった部分をウェットエッチングによって
除去する。
よれば、まず第１導電型のシリコン基板の主表面におけ
る第１の領域上に絶縁膜を介在してシリコンを含む材質
からなる配線層を形成する。シリコン基板の主表面にお
いて第１の領域と隣接する第２の領域に第２導電型の不
純物領域を形成する。配線層の両側壁を覆うようにサイ
ドウォール絶縁膜を形成する。サイドウォール絶縁膜に
おいて不純物領域に面する部分の厚みを減じる。配線層
および不純物領域を覆うように高融点金属層を形成す
る。この高融点金属層に熱処理を施すことによって配線
層の表層部分から不純物領域の表層部分にまで延在する
シリサイド層を形成する。高融点金属層においてシリサ
イド化されなかった部分をウェットエッチングによって
除去する。
【００３２】請求項５に記載の半導体装置の製造方法に
よれば、まず第１導電型のシリコン基板の主表面におけ
る第１の領域上に絶縁膜を介在してシリコンを含む材質
からなる配線層を形成する。シリコン基板の主表面にお
いて第１の領域と隣接する第２の領域に第２導電型の不
純物領域を形成する。上記の配線層および不純物領域を
覆うように第１の絶縁層を形成する。この第１の絶縁層
上において不純物領域に面する配線層の側壁上に位置す
る部分にシリコンを含む導電層を形成する。第１の絶縁
層にエッチング処理を施すことによって配線層上面およ
び不純物領域表面を露出させ、配線層の側壁上にサイド
ウォール絶縁膜を形成する。配線層，導電層および不純
物領域を覆うように高融点金属層を形成する。この高融
点金属層に熱処理を施すことによって配線層表層部分か
ら不純物領域表層部分にまで延在するシリサイド層を形
成する。高融点金属層においてシリサイド化されなかっ
た部分をウェットエッチングによって除去する。
よれば、まず第１導電型のシリコン基板の主表面におけ
る第１の領域上に絶縁膜を介在してシリコンを含む材質
からなる配線層を形成する。シリコン基板の主表面にお
いて第１の領域と隣接する第２の領域に第２導電型の不
純物領域を形成する。上記の配線層および不純物領域を
覆うように第１の絶縁層を形成する。この第１の絶縁層
上において不純物領域に面する配線層の側壁上に位置す
る部分にシリコンを含む導電層を形成する。第１の絶縁
層にエッチング処理を施すことによって配線層上面およ
び不純物領域表面を露出させ、配線層の側壁上にサイド
ウォール絶縁膜を形成する。配線層，導電層および不純
物領域を覆うように高融点金属層を形成する。この高融
点金属層に熱処理を施すことによって配線層表層部分か
ら不純物領域表層部分にまで延在するシリサイド層を形
成する。高融点金属層においてシリサイド化されなかっ
た部分をウェットエッチングによって除去する。
【００３３】請求項６に記載の半導体装置の製造方法に
よれば、まず第１導電型のシリコン基板の主表面におけ
る第１の領域上に絶縁膜を介在してシリコンを含む材質
からなる配線層を形成する。シリコン基板の主表面にお
いて第１の領域と隣接する第２の領域に第２導電型の不
純物領域を形成する。配線層の両側壁を覆うようにサイ
ドウォール絶縁膜を形成する。配線層，不純物領域およ
びサイドウォール絶縁膜上に高融点金属層を形成する。
高融点金属層の表面にＴｉＮ層を形成する。ＴｉＮ層に
おいて不純物領域に面する部分を除去する。高融点金属
層に熱処理を施すことによって配線層の表層部分から不
純物領域の表層部分にまで延在するシリサイド層を形成
する。ＴｉＮ層と高融点金属層においてシリサイド化さ
れなかった部分とをウェットエッチングによって除去す
る。
よれば、まず第１導電型のシリコン基板の主表面におけ
る第１の領域上に絶縁膜を介在してシリコンを含む材質
からなる配線層を形成する。シリコン基板の主表面にお
いて第１の領域と隣接する第２の領域に第２導電型の不
純物領域を形成する。配線層の両側壁を覆うようにサイ
ドウォール絶縁膜を形成する。配線層，不純物領域およ
びサイドウォール絶縁膜上に高融点金属層を形成する。
高融点金属層の表面にＴｉＮ層を形成する。ＴｉＮ層に
おいて不純物領域に面する部分を除去する。高融点金属
層に熱処理を施すことによって配線層の表層部分から不
純物領域の表層部分にまで延在するシリサイド層を形成
する。ＴｉＮ層と高融点金属層においてシリサイド化さ
れなかった部分とをウェットエッチングによって除去す
る。
【００３４】
【作用】請求項１に記載の半導体装置によれば、局所配
線となるシリサイド層は、配線層表面のシリサイド部分
と不純物領域表面のシリサイド部分とがつながって一体
化することによって形成される。そのため、局所配線の
下地は、大部分が配線層表面および不純物領域表面とな
る。配線層表面および不純物領域表面と、シリサイド層
との密着強度およびそれらの界面の面積は大きい。それ
により局所配線の剥がれといった問題を解消できる。ま
た、局所配線がシリサイドによって形成されるので、局
所配線の抵抗を下げることも可能となる。
線となるシリサイド層は、配線層表面のシリサイド部分
と不純物領域表面のシリサイド部分とがつながって一体
化することによって形成される。そのため、局所配線の
下地は、大部分が配線層表面および不純物領域表面とな
る。配線層表面および不純物領域表面と、シリサイド層
との密着強度およびそれらの界面の面積は大きい。それ
により局所配線の剥がれといった問題を解消できる。ま
た、局所配線がシリサイドによって形成されるので、局
所配線の抵抗を下げることも可能となる。
【００３５】請求項２に記載の半導体装置によれば、絶
縁膜表面でのシリサイド化反応を防止できる。それによ
り、シリサイド化反応に起因して絶縁膜に与えられるシ
リサイド層からのストレスを緩和できる。それにより、
絶縁膜の耐圧劣化を抑制できる。
縁膜表面でのシリサイド化反応を防止できる。それによ
り、シリサイド化反応に起因して絶縁膜に与えられるシ
リサイド層からのストレスを緩和できる。それにより、
絶縁膜の耐圧劣化を抑制できる。
【００３６】請求項３に記載の半導体装置によれば、局
所配線となるシリサイド層は、配線層表面のシリサイド
部分と、導電層表面のシリサイド部分と、不純物領域表
面のシリサイド部分とがつながって一体化することによ
って形成される。それにより、上記の請求項１の場合と
同様に、局所配線とその下地との間の密着強度の大きい
部分の面積を広く確保することが可能となる。その結
果、局所配線の剥がれの問題を解消することが可能とな
る。
所配線となるシリサイド層は、配線層表面のシリサイド
部分と、導電層表面のシリサイド部分と、不純物領域表
面のシリサイド部分とがつながって一体化することによ
って形成される。それにより、上記の請求項１の場合と
同様に、局所配線とその下地との間の密着強度の大きい
部分の面積を広く確保することが可能となる。その結
果、局所配線の剥がれの問題を解消することが可能とな
る。
【００３７】請求項４に記載の半導体装置の製造方法に
よれば、所定の不純物領域に面するサイドウォール絶縁
膜の厚みを減じている。それにより、熱処理が施される
ことによって形成される配線層表面のシリサイド部分の
不純物領域側の端部と、不純物領域表面に形成されるシ
リサイド部分の配線層側の端部との間の距離を、サイド
ウォール絶縁膜の厚みが減じられていない部分における
それらの距離よりも短くすることが可能となる。その結
果、熱処理が施されることによって、サイドウォール絶
縁膜の厚みが減じられた部分において、配線層表面のシ
リサイド部分と不純物領域の表面のシリサイド部分とを
つなぐことが可能となる。すなわち、配線層表面のシリ
サイド部分および不純物領域表面のシリサイド部分の形
成と同時に自己整合的に局所配線となるシリサイド層を
形成することが可能となる。それにより、新たに別の層
を用いて局所配線を形成する必要がなくなる。その結
果、従来例のように、シリサイドとは異なる材質からな
る微細な配線パターンを残すようにエッチングする必要
がなくなる。それにより、局所配線形成にウェットエッ
チングを使用することが可能となる。その結果、局所配
線の形成が容易となる。また、局所配線が自己整合的に
シリサイド層によって形成できるので、高集積化に際し
ても局所配線の形成が容易となる。
よれば、所定の不純物領域に面するサイドウォール絶縁
膜の厚みを減じている。それにより、熱処理が施される
ことによって形成される配線層表面のシリサイド部分の
不純物領域側の端部と、不純物領域表面に形成されるシ
リサイド部分の配線層側の端部との間の距離を、サイド
ウォール絶縁膜の厚みが減じられていない部分における
それらの距離よりも短くすることが可能となる。その結
果、熱処理が施されることによって、サイドウォール絶
縁膜の厚みが減じられた部分において、配線層表面のシ
リサイド部分と不純物領域の表面のシリサイド部分とを
つなぐことが可能となる。すなわち、配線層表面のシリ
サイド部分および不純物領域表面のシリサイド部分の形
成と同時に自己整合的に局所配線となるシリサイド層を
形成することが可能となる。それにより、新たに別の層
を用いて局所配線を形成する必要がなくなる。その結
果、従来例のように、シリサイドとは異なる材質からな
る微細な配線パターンを残すようにエッチングする必要
がなくなる。それにより、局所配線形成にウェットエッ
チングを使用することが可能となる。その結果、局所配
線の形成が容易となる。また、局所配線が自己整合的に
シリサイド層によって形成できるので、高集積化に際し
ても局所配線の形成が容易となる。
【００３８】請求項５に記載の半導体装置の製造方法に
よれば、所定のサイドウォール絶縁膜の表面上にシリコ
ンを含む導電層が形成され、配線層表面，導電層表面お
よび不純物領域表面を覆うように高融点金属層が形成さ
れる。この高融点金属層に熱処理を施すことによって、
配線層表面上から導電層表面上を経て不純物領域表面上
にわたって延在するシリサイド層を形成することが可能
となる。この場合も、高融点金属層においてシリサイド
化されなかった部分をウェットエッチングによって除去
することが可能となる。それにより、上記の場合と同様
に、局所配線の形成は容易となる。また、導電層の材質
を適切に選択することによって、シリサイド化反応のた
めの熱処理の温度を低温化することも可能となる。それ
により、製造マージンの拡大が可能となる。
よれば、所定のサイドウォール絶縁膜の表面上にシリコ
ンを含む導電層が形成され、配線層表面，導電層表面お
よび不純物領域表面を覆うように高融点金属層が形成さ
れる。この高融点金属層に熱処理を施すことによって、
配線層表面上から導電層表面上を経て不純物領域表面上
にわたって延在するシリサイド層を形成することが可能
となる。この場合も、高融点金属層においてシリサイド
化されなかった部分をウェットエッチングによって除去
することが可能となる。それにより、上記の場合と同様
に、局所配線の形成は容易となる。また、導電層の材質
を適切に選択することによって、シリサイド化反応のた
めの熱処理の温度を低温化することも可能となる。それ
により、製造マージンの拡大が可能となる。
【００３９】請求項６に記載の半導体装置の製造方法に
よれば、シリサイドの成長を抑制したい部分上にＴｉＮ
層を残すようにしている。ＴｉＮ層は、その下層のシリ
サイドの成長を抑制する機能を有することが、June 9-1
0, 1992, VMIC Conference,PP.267〜PP.273に記載され
ている。上記のように、局所配線を形成すべき部分以外
の部分（シリサイドの成長を抑制したい部分）上にＴｉ
Ｎ層を形成することによって、そのＴｉＮ層下のシリサ
イドの成長を抑制することが可能となる。それにより、
ＴｉＮ層が形成されていない部分において、配線層表面
のシリサイド部分と、不純物領域表面のシリサイド部分
とを互いに成長させてつなぐことによって局所配線を形
成することが可能となる。この場合も、ＴｉＮ層と高融
点金属層においてシリサイド化されなかった部分とをウ
ェットエッチングによって除去することが可能となる。
それにより、上記の場合と同様に、局所配線の形成は従
来に比べて容易となる。
よれば、シリサイドの成長を抑制したい部分上にＴｉＮ
層を残すようにしている。ＴｉＮ層は、その下層のシリ
サイドの成長を抑制する機能を有することが、June 9-1
0, 1992, VMIC Conference,PP.267〜PP.273に記載され
ている。上記のように、局所配線を形成すべき部分以外
の部分（シリサイドの成長を抑制したい部分）上にＴｉ
Ｎ層を形成することによって、そのＴｉＮ層下のシリサ
イドの成長を抑制することが可能となる。それにより、
ＴｉＮ層が形成されていない部分において、配線層表面
のシリサイド部分と、不純物領域表面のシリサイド部分
とを互いに成長させてつなぐことによって局所配線を形
成することが可能となる。この場合も、ＴｉＮ層と高融
点金属層においてシリサイド化されなかった部分とをウ
ェットエッチングによって除去することが可能となる。
それにより、上記の場合と同様に、局所配線の形成は従
来に比べて容易となる。
【００４０】
【実施例】以下、この発明に基づく実施例について、図
１〜図４４を用いて説明する。
１〜図４４を用いて説明する。
【００４１】（第１実施例）まず、図１〜図１１を用い
て、この発明に基づく第１の実施例について説明する。
図１は、この発明に基づく第１の実施例における半導体
装置の部分断面図であり、従来例の図４６に対応する断
面を示す図である。まずこの図を用いて本実施例におけ
る半導体装置の構造について説明する。
て、この発明に基づく第１の実施例について説明する。
図１は、この発明に基づく第１の実施例における半導体
装置の部分断面図であり、従来例の図４６に対応する断
面を示す図である。まずこの図を用いて本実施例におけ
る半導体装置の構造について説明する。
【００４２】図１を参照して、ｐ型シリコン基板１の主
表面上には、ＭＯＳダイオード８ｂと、ＭＯＳトランジ
スタ８ａとがそれぞれ形成されている。本実施例におけ
る半導体装置の構造と、従来例における半導体装置の構
造との異なる点は、ＭＯＳダイオード８ｂにおいて局所
的にサイドウォール絶縁膜６が除去された部分が存在す
る点と、その局所的にサイドウォール絶縁膜６が除去さ
れた部分において局所配線となるチタンシリサイド層７
が形成されている点である。それ以外の構造に関して
は、従来例の構造と同様である。
表面上には、ＭＯＳダイオード８ｂと、ＭＯＳトランジ
スタ８ａとがそれぞれ形成されている。本実施例におけ
る半導体装置の構造と、従来例における半導体装置の構
造との異なる点は、ＭＯＳダイオード８ｂにおいて局所
的にサイドウォール絶縁膜６が除去された部分が存在す
る点と、その局所的にサイドウォール絶縁膜６が除去さ
れた部分において局所配線となるチタンシリサイド層７
が形成されている点である。それ以外の構造に関して
は、従来例の構造と同様である。
【００４３】すなわち、ｐ型シリコン基板１の主表面の
所定位置には、素子分離絶縁膜２が形成されている。こ
の素子分離絶縁膜２によって囲まれた領域内にＭＯＳト
ランジスタ８ａおよびＭＯＳダイオード８ｂが形成され
る。ＭＯＳトランジスタ８ａは、ｎ型不純物領域５ａ，
５ｂと、ゲート絶縁膜３ａと、多結晶シリコンなどから
なるゲート電極４ａとを有している。ゲート電極４ａの
両側壁にはサイドウォール絶縁膜６が形成されている。
所定位置には、素子分離絶縁膜２が形成されている。こ
の素子分離絶縁膜２によって囲まれた領域内にＭＯＳト
ランジスタ８ａおよびＭＯＳダイオード８ｂが形成され
る。ＭＯＳトランジスタ８ａは、ｎ型不純物領域５ａ，
５ｂと、ゲート絶縁膜３ａと、多結晶シリコンなどから
なるゲート電極４ａとを有している。ゲート電極４ａの
両側壁にはサイドウォール絶縁膜６が形成されている。
【００４４】ＭＯＳダイオード８ｂは、ｎ型不純物領域
５ｂ，５ｃと、ゲート絶縁膜３ｂと、多結晶シリコンな
どからなるゲート電極４ｂとを有している。ｎ型不純物
領域５ａ，５ｃの表面にはチタンシリサイド層７ａが形
成されている。ゲート電極４ａの上面にはチタンシリサ
イド層７ｂが形成されている。
５ｂ，５ｃと、ゲート絶縁膜３ｂと、多結晶シリコンな
どからなるゲート電極４ｂとを有している。ｎ型不純物
領域５ａ，５ｃの表面にはチタンシリサイド層７ａが形
成されている。ゲート電極４ａの上面にはチタンシリサ
イド層７ｂが形成されている。
【００４５】チタンシリサイド層７は、ゲート電極４ｂ
の表層部分からｎ型不純物領域５ｂの表層部分にわたっ
て延在するように形成されている。このチタンシリサイ
ド層７は、ゲート電極４ｂの表面のシリサイド部分と、
ｎ型不純物領域５ｂの表面のシリサイド部分とがつなが
ることによって形成されている。
の表層部分からｎ型不純物領域５ｂの表層部分にわたっ
て延在するように形成されている。このチタンシリサイ
ド層７は、ゲート電極４ｂの表面のシリサイド部分と、
ｎ型不純物領域５ｂの表面のシリサイド部分とがつなが
ることによって形成されている。
【００４６】そのため、従来例のように、ＴｉＮ層とい
った新たな層によって、ゲート電極４ｂとｎ型不純物領
域５ｂとを電気的に接続する必要はなくなる。それによ
り、高集積化が進展した場合においても、局所配線とそ
の下地の密着強度を大きく確保することが可能となる。
その結果、局所配線が剥がれるといった問題を回避する
ことが可能となる。また、局所配線として新たな層を形
成する必要がないため、高集積化も容易となる。
った新たな層によって、ゲート電極４ｂとｎ型不純物領
域５ｂとを電気的に接続する必要はなくなる。それによ
り、高集積化が進展した場合においても、局所配線とそ
の下地の密着強度を大きく確保することが可能となる。
その結果、局所配線が剥がれるといった問題を回避する
ことが可能となる。また、局所配線として新たな層を形
成する必要がないため、高集積化も容易となる。
【００４７】次に、図２を用いて、図１に示される半導
体装置の平面構造について説明する。図２は、図１に示
される半導体装置の平面構造を示す概略平面図である。
図２を参照して、サイドウォール絶縁膜６において、ゲ
ート電極４ｂとｎ型不純物領域５ｂとの間に位置する部
分のみが除去されている。それにより、このサイドウォ
ール絶縁膜６が除去された部分において、局所配線とな
るチタンシリサイド層７を形成することが可能となる。
体装置の平面構造について説明する。図２は、図１に示
される半導体装置の平面構造を示す概略平面図である。
図２を参照して、サイドウォール絶縁膜６において、ゲ
ート電極４ｂとｎ型不純物領域５ｂとの間に位置する部
分のみが除去されている。それにより、このサイドウォ
ール絶縁膜６が除去された部分において、局所配線とな
るチタンシリサイド層７を形成することが可能となる。
【００４８】次に、図３〜図７を用いて、図１に示され
る半導体装置の製造方法について説明する。図３〜図７
は、本実施例における半導体装置の製造工程の第１工程
〜第５工程を示す断面図である。
る半導体装置の製造方法について説明する。図３〜図７
は、本実施例における半導体装置の製造工程の第１工程
〜第５工程を示す断面図である。
【００４９】まず図３を参照して、従来例と同様の工程
を経て、ｐ型シリコン基板１の主表面に、素子分離絶縁
膜２，ゲート絶縁膜３ａ，３ｂ，ゲート電極４ａ，４
ｂ，ｎ型不純物領域５ａ，５ｂ，５ｃ，サイドウォール
絶縁膜６をそれぞれ形成する。次に、ｐ型シリコン基板
１の主表面上全面にレジストを塗布する。そして、リソ
グラフィ技術を用いてこのレジストをパターニングす
る。それにより、局所配線を形成すべき領域におけるサ
イドウォール絶縁膜６を露出させるレジストパターン１
１が形成される。このレジストパターン１１をマスクと
して用いて、サイドウォール絶縁膜６を選択的に除去す
る。その後、レジストパターン１１を除去する。
を経て、ｐ型シリコン基板１の主表面に、素子分離絶縁
膜２，ゲート絶縁膜３ａ，３ｂ，ゲート電極４ａ，４
ｂ，ｎ型不純物領域５ａ，５ｂ，５ｃ，サイドウォール
絶縁膜６をそれぞれ形成する。次に、ｐ型シリコン基板
１の主表面上全面にレジストを塗布する。そして、リソ
グラフィ技術を用いてこのレジストをパターニングす
る。それにより、局所配線を形成すべき領域におけるサ
イドウォール絶縁膜６を露出させるレジストパターン１
１が形成される。このレジストパターン１１をマスクと
して用いて、サイドウォール絶縁膜６を選択的に除去す
る。その後、レジストパターン１１を除去する。
【００５０】次に、図５を参照して、ｐ型シリコン基板
１の主表面上全面に、スパッタリング法などを用いて、
Ｔｉ層９を堆積する。この状態で、第１のＲＴＡ処理が
施されることになる。図６を参照して、窒素雰囲気内で
６００℃〜７００℃の温度で３０秒〜１分程度の熱処理
が施されることによって、ゲート電極４ｂの表面，ｎ型
不純物領域５ｂ，５ｃの表面にそれぞれチタンシリサイ
ド層７ａ，７ｂが形成される。
１の主表面上全面に、スパッタリング法などを用いて、
Ｔｉ層９を堆積する。この状態で、第１のＲＴＡ処理が
施されることになる。図６を参照して、窒素雰囲気内で
６００℃〜７００℃の温度で３０秒〜１分程度の熱処理
が施されることによって、ゲート電極４ｂの表面，ｎ型
不純物領域５ｂ，５ｃの表面にそれぞれチタンシリサイ
ド層７ａ，７ｂが形成される。
【００５１】このとき、Ｔｉ層９の表面は窒化され、Ｔ
ｉＮ層１０がその表層に形成されている。このとき、サ
イドウォール絶縁膜６が除去された側におけるチタンシ
リサイド層７ａとチタンシリサイド層７ｂとの間隔Ｌ１
は、サイドウォール絶縁膜６が残余している側における
チタンシリサイド層７ａとチタンシリサイド７ｂとの距
離Ｌ２よりも小さくなっている。
ｉＮ層１０がその表層に形成されている。このとき、サ
イドウォール絶縁膜６が除去された側におけるチタンシ
リサイド層７ａとチタンシリサイド層７ｂとの間隔Ｌ１
は、サイドウォール絶縁膜６が残余している側における
チタンシリサイド層７ａとチタンシリサイド７ｂとの距
離Ｌ２よりも小さくなっている。
【００５２】それにより、サイドウォール絶縁膜６が除
去された側のみに局所配線として機能するチタンシリサ
イド層７を形成することが可能となる。なお、ゲート絶
縁膜３ｂの厚みによっては、上記のＲＴＡ処理のみで図
１に示される局所配線となるチタンシリサイド層７が形
成されることもあり得る。これは、上記の距離Ｌ１が非
常に小さい（ゲート絶縁膜３ｂの厚みとほぼ等しい）こ
とに起因する。
去された側のみに局所配線として機能するチタンシリサ
イド層７を形成することが可能となる。なお、ゲート絶
縁膜３ｂの厚みによっては、上記のＲＴＡ処理のみで図
１に示される局所配線となるチタンシリサイド層７が形
成されることもあり得る。これは、上記の距離Ｌ１が非
常に小さい（ゲート絶縁膜３ｂの厚みとほぼ等しい）こ
とに起因する。
【００５３】次に、図７を参照して、第２のＲＴＡ処理
が施されることによって、局所配線となるチタンシリサ
イド層７が形成される。すなわちｎ型不純物領域５ｂ表
面のチタンシリサイド層７ａとゲート電極４ｂの表面の
チタンシリサイド層７ｂとが、サイドウォール絶縁膜６
が除去された部分においてつながることによってチタン
シリサイド層７が形成されることになる。第２のＲＴＡ
処理の条件は、窒素雰囲気内で７００℃以上の温度で１
５秒〜１分程度である。
が施されることによって、局所配線となるチタンシリサ
イド層７が形成される。すなわちｎ型不純物領域５ｂ表
面のチタンシリサイド層７ａとゲート電極４ｂの表面の
チタンシリサイド層７ｂとが、サイドウォール絶縁膜６
が除去された部分においてつながることによってチタン
シリサイド層７が形成されることになる。第２のＲＴＡ
処理の条件は、窒素雰囲気内で７００℃以上の温度で１
５秒〜１分程度である。
【００５４】以上のようにしてチタンシリサイド層７が
形成された後は、ウェットエッチング法を用いて、Ｔｉ
Ｎ層１０あるいは未反応のＴｉ層９を除去する。本実施
例の場合は、従来例のように、局所配線としてＴｉＮの
微細なパターンを残すようにエッチングする必要がない
ため、ウェットエッチングを使用できる。それにより、
あえてドライエッチング法を用いなければならなかった
従来例の問題点は解消する。
形成された後は、ウェットエッチング法を用いて、Ｔｉ
Ｎ層１０あるいは未反応のＴｉ層９を除去する。本実施
例の場合は、従来例のように、局所配線としてＴｉＮの
微細なパターンを残すようにエッチングする必要がない
ため、ウェットエッチングを使用できる。それにより、
あえてドライエッチング法を用いなければならなかった
従来例の問題点は解消する。
【００５５】次に、図８〜図１１を用いて、上記の第１
の実施例の変形例について説明する。上記の第１の実施
例においては、ＭＯＳトランジスタ８ａあるいはＭＯＳ
ダイオード８ｂの不純物領域５ａ，５ｂ，５ｃが、高濃
度不純物領域のみによって構成されていた。しかし、ｎ
型不純物領域がＬＤＤ(Lightly Doped Drain) 構造を有
するものであってもよい。
の実施例の変形例について説明する。上記の第１の実施
例においては、ＭＯＳトランジスタ８ａあるいはＭＯＳ
ダイオード８ｂの不純物領域５ａ，５ｂ，５ｃが、高濃
度不純物領域のみによって構成されていた。しかし、ｎ
型不純物領域がＬＤＤ(Lightly Doped Drain) 構造を有
するものであってもよい。
【００５６】図８は、上記の第１の実施例における半導
体装置のｎ型不純物領域をＬＤＤ構造とした場合を示す
部分断面図である。図８を参照して、上記の第１の実施
例における半導体装置において、単にｎ型不純物領域を
ＬＤＤ構造とした場合には、次のような問題が懸念され
る。
体装置のｎ型不純物領域をＬＤＤ構造とした場合を示す
部分断面図である。図８を参照して、上記の第１の実施
例における半導体装置において、単にｎ型不純物領域を
ＬＤＤ構造とした場合には、次のような問題が懸念され
る。
【００５７】図８を参照して、ｐ型シリコン基板１の主
表面には、ｎ型低濃度不純物領域１９ｃ，１９ｂと、ｎ
型高濃度不純物領域２０ｂ，２０ｃがそれぞれ形成され
る。このとき、チタンシリサイド層７は、高濃度不純物
領域２０ｃ表面上から低濃度不純物領域１９ｃの表面上
にわたって形成されることになる。すなわち、濃度勾配
を有する領域５０上にチタンシリサイド層７が形成され
ることになる。それにより、この領域５０において、リ
ーク電流が発生する可能性が高くなる。そのことに鑑
み、本変形例が考案された。
表面には、ｎ型低濃度不純物領域１９ｃ，１９ｂと、ｎ
型高濃度不純物領域２０ｂ，２０ｃがそれぞれ形成され
る。このとき、チタンシリサイド層７は、高濃度不純物
領域２０ｃ表面上から低濃度不純物領域１９ｃの表面上
にわたって形成されることになる。すなわち、濃度勾配
を有する領域５０上にチタンシリサイド層７が形成され
ることになる。それにより、この領域５０において、リ
ーク電流が発生する可能性が高くなる。そのことに鑑
み、本変形例が考案された。
【００５８】以下、図９〜図１１を用いてこの変形例に
ついて説明することとする。図９〜図１１は、本変形例
の特徴的な製造工程の第１工程〜第３工程を示す断面図
である。
ついて説明することとする。図９〜図１１は、本変形例
の特徴的な製造工程の第１工程〜第３工程を示す断面図
である。
【００５９】まず図９を参照して、上記の第１の実施例
と同様の工程を経てサイドウォール絶縁膜６までを形成
する。なお、低濃度不純物領域１９ａ，１９ｂ，１９ｃ
は、Ａｓ，Ｐなどの不純物を、５０ＫｅＶ〜１５０Ｋｅ
Ｖ，１０13の条件で注入することによって形成される。
そして、高濃度不純物領域２０ａ，２０ｂ，２０ｃは、
ゲート電極４ａ，４ｂと、サイドウォール絶縁膜６とを
マスクとして用いて、Ａｓをｐ型シリコン基板１の主表
面にイオン注入することによって形成される。注入条件
は、４０ＫｅＶ，１０15／ｃｍ2 である。
と同様の工程を経てサイドウォール絶縁膜６までを形成
する。なお、低濃度不純物領域１９ａ，１９ｂ，１９ｃ
は、Ａｓ，Ｐなどの不純物を、５０ＫｅＶ〜１５０Ｋｅ
Ｖ，１０13の条件で注入することによって形成される。
そして、高濃度不純物領域２０ａ，２０ｂ，２０ｃは、
ゲート電極４ａ，４ｂと、サイドウォール絶縁膜６とを
マスクとして用いて、Ａｓをｐ型シリコン基板１の主表
面にイオン注入することによって形成される。注入条件
は、４０ＫｅＶ，１０15／ｃｍ2 である。
【００６０】次に、図１０を参照して、上記の第１の実
施例と同様に、局所配線を形成すべき部分におけるサイ
ドウォール絶縁膜６を露出させるようにレジストパター
ン２１を形成する。このレジストパターン２１をマスク
として用いて、サイドウォール絶縁膜６を選択的に除去
する。その後、レジストパターン２１をマスクとして用
いて、Ａｓをｐ型シリコン基板１の主表面に注入する。
条件は、４０ＫｅＶ，１０14〜１０15／ｃｍ2 である。
それにより、ｐ型シリコン基板１の主表面に露出する低
濃度不純物領域１９ｃの濃度を高める。その後、レジス
トパターン２１を除去する。
施例と同様に、局所配線を形成すべき部分におけるサイ
ドウォール絶縁膜６を露出させるようにレジストパター
ン２１を形成する。このレジストパターン２１をマスク
として用いて、サイドウォール絶縁膜６を選択的に除去
する。その後、レジストパターン２１をマスクとして用
いて、Ａｓをｐ型シリコン基板１の主表面に注入する。
条件は、４０ＫｅＶ，１０14〜１０15／ｃｍ2 である。
それにより、ｐ型シリコン基板１の主表面に露出する低
濃度不純物領域１９ｃの濃度を高める。その後、レジス
トパターン２１を除去する。
【００６１】次に、図１１を参照して、上記の第１の実
施例と同様の工程を経てチタンシリサイド層７，７ａ，
７ｂを形成する。それにより、チタンシリサイド層７下
において、図８に示される場合のように、濃度勾配を有
する部分がなくなる。それにより、リーク電流が発生す
るといった問題を解消することが可能となる。
施例と同様の工程を経てチタンシリサイド層７，７ａ，
７ｂを形成する。それにより、チタンシリサイド層７下
において、図８に示される場合のように、濃度勾配を有
する部分がなくなる。それにより、リーク電流が発生す
るといった問題を解消することが可能となる。
【００６２】（第２実施例）次に、図１２〜図１８を用
いて、この発明に基づく第２の実施例について説明す
る。本実施例は、上記の第１の実施例の変形例となるも
のである。図１２は、上記の第１の実施例におけるＭＯ
Ｓダイオード８ｂを拡大した断面図である。図１２を参
照して、上記の第１の実施例においては、ゲート絶縁膜
３ｂ表面に直接接触するようにチタンシリサイド層７が
形成されていた。このチタンシリサイド層７は、ゲート
絶縁膜３ｂの一部表面に沿って成長することとなる。
いて、この発明に基づく第２の実施例について説明す
る。本実施例は、上記の第１の実施例の変形例となるも
のである。図１２は、上記の第１の実施例におけるＭＯ
Ｓダイオード８ｂを拡大した断面図である。図１２を参
照して、上記の第１の実施例においては、ゲート絶縁膜
３ｂ表面に直接接触するようにチタンシリサイド層７が
形成されていた。このチタンシリサイド層７は、ゲート
絶縁膜３ｂの一部表面に沿って成長することとなる。
【００６３】その際に、チタンシリサイド層７とゲート
絶縁膜３ｂとが接触する領域５１において、ゲート絶縁
膜３ｂはチタンシリサイド層７から応力を受ける。それ
により、ゲート絶縁膜３ｂに歪みが生じ、ゲート絶縁膜
３ｂの耐圧を劣化させるといった問題が懸念される。そ
の結果、ゲート電極４ｂとｐ型シリコン基板１との間に
リーク電流が発生する可能性が高くなる。このような内
容に鑑み考案されたのが本実施例である。
絶縁膜３ｂとが接触する領域５１において、ゲート絶縁
膜３ｂはチタンシリサイド層７から応力を受ける。それ
により、ゲート絶縁膜３ｂに歪みが生じ、ゲート絶縁膜
３ｂの耐圧を劣化させるといった問題が懸念される。そ
の結果、ゲート電極４ｂとｐ型シリコン基板１との間に
リーク電流が発生する可能性が高くなる。このような内
容に鑑み考案されたのが本実施例である。
【００６４】図１３は、本実施例における半導体装置を
示す断面図である。図１３を参照して、上記の第１の実
施例と異なるのは、チタンシリサイド層７とゲート絶縁
膜３ｂとの間に厚みが減じられたサイドウォール絶縁膜
６ａが残余していることである。それにより、チタンシ
リサイド層７は、ゲート絶縁膜３ｂと直接接触すること
はなくなる。それにより、チタンシリサイド層７からの
ストレスを、上記の第１の実施例の場合よりも緩和する
ことが可能となる。それにより、ゲート絶縁膜３ｂの耐
圧劣化を抑制することが可能となる。それ以外の構造に
関しては、図１に示される第１の実施例と同様である。
示す断面図である。図１３を参照して、上記の第１の実
施例と異なるのは、チタンシリサイド層７とゲート絶縁
膜３ｂとの間に厚みが減じられたサイドウォール絶縁膜
６ａが残余していることである。それにより、チタンシ
リサイド層７は、ゲート絶縁膜３ｂと直接接触すること
はなくなる。それにより、チタンシリサイド層７からの
ストレスを、上記の第１の実施例の場合よりも緩和する
ことが可能となる。それにより、ゲート絶縁膜３ｂの耐
圧劣化を抑制することが可能となる。それ以外の構造に
関しては、図１に示される第１の実施例と同様である。
【００６５】図１４は、図１３に示される半導体装置の
概略平面図である。図１４を参照して、本実施例におい
ては、局所配線として機能するチタンシリサイド層７下
において、膜厚が減じられたサイドウォール絶縁膜６ａ
が残余している。
概略平面図である。図１４を参照して、本実施例におい
ては、局所配線として機能するチタンシリサイド層７下
において、膜厚が減じられたサイドウォール絶縁膜６ａ
が残余している。
【００６６】図１５は、図１３におけるＭＯＳダイオー
ド８ｂを拡大した断面図である。図１５を用いて、ＭＯ
Ｓダイオード８ｂの構造についてより詳しく説明する。
サイドウォール絶縁膜６ａは、ゲート絶縁膜３ｂの表面
を覆うように形成される。このとき、ゲート絶縁膜３ｂ
の膜厚は５０Å〜２００Å程度である。サイドウォール
絶縁膜６ａの高さＨは、好ましくは、約３００Å〜約７
００Å程度である。また、サイドウォール絶縁膜６ａが
ｐ型シリコン基板１の主表面と接する幅Ｗは、好ましく
は、約２００Å〜約７００Å程度である。このようにサ
イドウォール絶縁膜６ａを残余させることによって、チ
タンシリサイド層７からゲート絶縁膜３ｂに及ぼされる
ストレスを緩和することが可能となる。
ド８ｂを拡大した断面図である。図１５を用いて、ＭＯ
Ｓダイオード８ｂの構造についてより詳しく説明する。
サイドウォール絶縁膜６ａは、ゲート絶縁膜３ｂの表面
を覆うように形成される。このとき、ゲート絶縁膜３ｂ
の膜厚は５０Å〜２００Å程度である。サイドウォール
絶縁膜６ａの高さＨは、好ましくは、約３００Å〜約７
００Å程度である。また、サイドウォール絶縁膜６ａが
ｐ型シリコン基板１の主表面と接する幅Ｗは、好ましく
は、約２００Å〜約７００Å程度である。このようにサ
イドウォール絶縁膜６ａを残余させることによって、チ
タンシリサイド層７からゲート絶縁膜３ｂに及ぼされる
ストレスを緩和することが可能となる。
【００６７】次に、図１６〜図１８を用いて、本実施例
における半導体装置の製造方法について説明する。図１
６〜図１８は、本実施例における半導体装置の製造工程
の第１工程〜第３工程を示す断面図である。
における半導体装置の製造方法について説明する。図１
６〜図１８は、本実施例における半導体装置の製造工程
の第１工程〜第３工程を示す断面図である。
【００６８】図１６を参照して、上記の第１の実施例と
同様の工程を経て、サイドウォール絶縁膜６までを形成
する。次に、図１７を参照して、局所配線を形成すべき
領域を露出させるようにレジストパターン１２を形成す
る。そして、このレジストパターン１２をマスクとして
用いて、局所配線形成領域におけるサイドウォール絶縁
膜６に異方性エッチング処理を施す。それにより、厚み
が減じられたサイドウォール絶縁膜６ａが形成される。
このとき、サイドウォール絶縁膜６ａの高さＨは、エッ
チング時間などエッチング条件を適切に調整することに
よって調整される。その後、レジストパターン１２を除
去する。
同様の工程を経て、サイドウォール絶縁膜６までを形成
する。次に、図１７を参照して、局所配線を形成すべき
領域を露出させるようにレジストパターン１２を形成す
る。そして、このレジストパターン１２をマスクとして
用いて、局所配線形成領域におけるサイドウォール絶縁
膜６に異方性エッチング処理を施す。それにより、厚み
が減じられたサイドウォール絶縁膜６ａが形成される。
このとき、サイドウォール絶縁膜６ａの高さＨは、エッ
チング時間などエッチング条件を適切に調整することに
よって調整される。その後、レジストパターン１２を除
去する。
【００６９】次に、図１８を参照して、スパッタリング
法などを用いて、ｐ型シリコン基板１の主表面上全面に
Ｔｉ層９を形成する。その後は、上記の第１の実施例と
同様の工程を経て、図１３に示される半導体装置が形成
されることになる。
法などを用いて、ｐ型シリコン基板１の主表面上全面に
Ｔｉ層９を形成する。その後は、上記の第１の実施例と
同様の工程を経て、図１３に示される半導体装置が形成
されることになる。
【００７０】（第３実施例）次に、図１９〜図２９を用
いて、この発明に基づく第３の実施例について説明す
る。図１９は、この発明に基づく第３の実施例における
半導体装置を示す断面図である。本実施例は、上記の第
２の実施例の変形例である。すなわち、局所配線が形成
されない部分におけるサイドウォール絶縁膜が、第１の
絶縁膜１３と第２の絶縁膜１４との２層構造となってい
る。それ以外の構造に関しては図１３に示される第２の
実施例における半導体装置と同様である。
いて、この発明に基づく第３の実施例について説明す
る。図１９は、この発明に基づく第３の実施例における
半導体装置を示す断面図である。本実施例は、上記の第
２の実施例の変形例である。すなわち、局所配線が形成
されない部分におけるサイドウォール絶縁膜が、第１の
絶縁膜１３と第２の絶縁膜１４との２層構造となってい
る。それ以外の構造に関しては図１３に示される第２の
実施例における半導体装置と同様である。
【００７１】次に、図２０〜図２３を用いて、上記の本
実施例における半導体装置の製造方法について説明す
る。図２０〜図２３は、本実施例における半導体装置の
製造工程の第１工程〜第４工程を示す断面図である。
実施例における半導体装置の製造方法について説明す
る。図２０〜図２３は、本実施例における半導体装置の
製造工程の第１工程〜第４工程を示す断面図である。
【００７２】まず図２０を参照して、上記の第１の実施
例と同様の工程を経て、ｎ型不純物領域５ａ，５ｂ，５
ｃまでを形成する。次に、ＣＶＤ法などを用いて、ｐ型
シリコン基板１の主表面上全面に、１００Å〜３００Å
程度の膜厚のシリコン酸化膜（第１の絶縁膜）１３を形
成する。
例と同様の工程を経て、ｎ型不純物領域５ａ，５ｂ，５
ｃまでを形成する。次に、ＣＶＤ法などを用いて、ｐ型
シリコン基板１の主表面上全面に、１００Å〜３００Å
程度の膜厚のシリコン酸化膜（第１の絶縁膜）１３を形
成する。
【００７３】そして、ＣＶＤ法などを用いて、このシリ
コン酸化膜１３上に、１０００Å〜１５００Å程度の膜
厚を有するシリコン窒化膜（第２の絶縁膜）１４を形成
する。そして、このシリコン窒化膜１４に異方性エッチ
ング処理を施すことによって、ゲート電極４ａ，４ｂの
側壁上にシリコン窒化膜１４を残余させる。このとき、
第１の絶縁膜であるシリコン酸化膜１３が、エッチング
ストッパとして機能するため、シリコン窒化膜（第２の
絶縁膜）１４のエッチングによるｐ型シリコン基板１主
表面へのエッチングダメージはほぼなくなる。
コン酸化膜１３上に、１０００Å〜１５００Å程度の膜
厚を有するシリコン窒化膜（第２の絶縁膜）１４を形成
する。そして、このシリコン窒化膜１４に異方性エッチ
ング処理を施すことによって、ゲート電極４ａ，４ｂの
側壁上にシリコン窒化膜１４を残余させる。このとき、
第１の絶縁膜であるシリコン酸化膜１３が、エッチング
ストッパとして機能するため、シリコン窒化膜（第２の
絶縁膜）１４のエッチングによるｐ型シリコン基板１主
表面へのエッチングダメージはほぼなくなる。
【００７４】次に、図２１を参照して、局所配線形成領
域に位置する第２の絶縁膜１４および第１の絶縁膜１３
を露出させるようにパターニングされたレジストパター
ン１５を形成する。そして、このレジストパターン１５
をマスクとして用いて、第２の絶縁膜１４を選択的に除
去する。その後、レジストパターン１５を除去する。次
に、図２２を参照して、第１の絶縁膜１３に異方性エッ
チング処理を施す。それにより、局所配線形成領域に、
第１のサイドウォール絶縁膜１３ａを残余させる。この
とき、第１の絶縁膜１３の厚みは、１００Å〜３００Å
程度と薄いため、異方性エッチングの際に、下地へのエ
ッチングダメージを小さく抑えることが可能となる。ま
た、第１の絶縁膜１３は、サイドウォール絶縁膜として
必要とされる幅とは独立に薄膜化することが可能とな
る。それにより、ゲート電極４ｂの側壁上部を露出する
際の制御性を向上させることも可能となる。
域に位置する第２の絶縁膜１４および第１の絶縁膜１３
を露出させるようにパターニングされたレジストパター
ン１５を形成する。そして、このレジストパターン１５
をマスクとして用いて、第２の絶縁膜１４を選択的に除
去する。その後、レジストパターン１５を除去する。次
に、図２２を参照して、第１の絶縁膜１３に異方性エッ
チング処理を施す。それにより、局所配線形成領域に、
第１のサイドウォール絶縁膜１３ａを残余させる。この
とき、第１の絶縁膜１３の厚みは、１００Å〜３００Å
程度と薄いため、異方性エッチングの際に、下地へのエ
ッチングダメージを小さく抑えることが可能となる。ま
た、第１の絶縁膜１３は、サイドウォール絶縁膜として
必要とされる幅とは独立に薄膜化することが可能とな
る。それにより、ゲート電極４ｂの側壁上部を露出する
際の制御性を向上させることも可能となる。
【００７５】次に、図２３を参照して、スパッタリング
法などを用いて、ｐ型シリコン基板１の主表面上全面に
Ｔｉ層９を堆積する。その後は、上記の第１の実施例と
同様の工程を経て、図１９に示される半導体装置が形成
される。
法などを用いて、ｐ型シリコン基板１の主表面上全面に
Ｔｉ層９を堆積する。その後は、上記の第１の実施例と
同様の工程を経て、図１９に示される半導体装置が形成
される。
【００７６】次に、図２４および図２５を用いて、本実
施例における半導体装置の製造方法の変形例について説
明する。図２４および図２５は、本実施例における半導
体装置の製造方法の変形例の第２工程および第３工程を
示す断面図である。
施例における半導体装置の製造方法の変形例について説
明する。図２４および図２５は、本実施例における半導
体装置の製造方法の変形例の第２工程および第３工程を
示す断面図である。
【００７７】まず図２４を参照して、図２１と同様の構
造を得た後、レジストパターン１５をマスクとして用い
て第１の絶縁膜１３に異方性エッチング処理を施す。そ
れにより、ゲート電極４ｂの側壁に第１の絶縁膜１３ａ
を形成する。その後、レジストパターン１５を除去す
る。
造を得た後、レジストパターン１５をマスクとして用い
て第１の絶縁膜１３に異方性エッチング処理を施す。そ
れにより、ゲート電極４ｂの側壁に第１の絶縁膜１３ａ
を形成する。その後、レジストパターン１５を除去す
る。
【００７８】次に、図２５を参照して、第２の絶縁膜１
４をマスクとして用いて第１の絶縁膜１３，１３ａに異
方性エッチング処理を施す。それにより、局所配線形成
部分において、ゲート電極４ｂの下方部分のみを覆うよ
うに厚みの減じられた第１の絶縁膜１３ｂが形成され
る。
４をマスクとして用いて第１の絶縁膜１３，１３ａに異
方性エッチング処理を施す。それにより、局所配線形成
部分において、ゲート電極４ｂの下方部分のみを覆うよ
うに厚みの減じられた第１の絶縁膜１３ｂが形成され
る。
【００７９】その後は上記の第１の実施例と同様の工程
を経て、図１９に示される半導体装置が形成されること
になる。本変形例によれば、局所配線形成領域における
第１の絶縁膜１３ａが予めゲート電極４ｂの側壁部に残
余するように加工されている。それにより、上記の場合
よりもゲート電極４ｂの側壁上部を露出させる際の制御
性が向上する。
を経て、図１９に示される半導体装置が形成されること
になる。本変形例によれば、局所配線形成領域における
第１の絶縁膜１３ａが予めゲート電極４ｂの側壁部に残
余するように加工されている。それにより、上記の場合
よりもゲート電極４ｂの側壁上部を露出させる際の制御
性が向上する。
【００８０】次に、図２６〜図２９を用いて、本実施例
の他の変形例について説明する。図２６〜図２８は、本
変形例における第１工程〜第３工程を示す断面図であ
る。
の他の変形例について説明する。図２６〜図２８は、本
変形例における第１工程〜第３工程を示す断面図であ
る。
【００８１】まず図２６を参照して、上記の実施例と同
様の工程を経て図２２に示される構造を得る。次に、図
２７を参照して、第２の絶縁膜１４を全面除去する。そ
の後に、上記の第１の実施例と同様の工程を経て、図２
８に示されるように、チタンシリサイド層７，７ａ，７
ｂを形成する。
様の工程を経て図２２に示される構造を得る。次に、図
２７を参照して、第２の絶縁膜１４を全面除去する。そ
の後に、上記の第１の実施例と同様の工程を経て、図２
８に示されるように、チタンシリサイド層７，７ａ，７
ｂを形成する。
【００８２】図２９は、本変形例において、図２７に示
される状態のｐ型シリコン基板１の主表面上全面に、Ｔ
ｉ層９が形成された状態を示す断面図である。図２９に
おいて、局所配線が形成されない部分における第１の絶
縁膜１３上で、Ｔｉ層９が途切れているのがわかる。こ
れは、図２７において、第２の絶縁膜１４をあえて除去
することにより、局所配線が形成されない部分における
第１の絶縁膜１３の表面の段差が急峻となることに起因
する。
される状態のｐ型シリコン基板１の主表面上全面に、Ｔ
ｉ層９が形成された状態を示す断面図である。図２９に
おいて、局所配線が形成されない部分における第１の絶
縁膜１３上で、Ｔｉ層９が途切れているのがわかる。こ
れは、図２７において、第２の絶縁膜１４をあえて除去
することにより、局所配線が形成されない部分における
第１の絶縁膜１３の表面の段差が急峻となることに起因
する。
【００８３】すなわち、図２９においては、Ｔｉ層９の
形成の際に、意図的にステップカバレッジを劣化させる
条件でＴｉ層９を形成している。このとき、局所配線形
成領域においては、ゲート電極４ｂの下部を覆うように
第１の絶縁膜１３ａが残余しているので、それ以外の部
分よりも段差は結果として緩和されていることになる。
形成の際に、意図的にステップカバレッジを劣化させる
条件でＴｉ層９を形成している。このとき、局所配線形
成領域においては、ゲート電極４ｂの下部を覆うように
第１の絶縁膜１３ａが残余しているので、それ以外の部
分よりも段差は結果として緩和されていることになる。
【００８４】そして、スパッタリング法によって、ステ
ップカバレッジの良くない条件下でＴｉ層９が形成され
る。それにより、図２９に示されるように、Ｔｉ層を第
１の絶縁膜１３上で途切れさせることが可能となる。こ
の場合には、局所配線を形成しない部分においてシリサ
イド層が成長したとしても、それらのシリサイド層が第
１の絶縁膜１３上で接続されることを上記の各実施例よ
りも効果的に阻止することが可能となる。その結果、シ
リサイド層７形成時の製造マージンを拡大することが可
能となる。
ップカバレッジの良くない条件下でＴｉ層９が形成され
る。それにより、図２９に示されるように、Ｔｉ層を第
１の絶縁膜１３上で途切れさせることが可能となる。こ
の場合には、局所配線を形成しない部分においてシリサ
イド層が成長したとしても、それらのシリサイド層が第
１の絶縁膜１３上で接続されることを上記の各実施例よ
りも効果的に阻止することが可能となる。その結果、シ
リサイド層７形成時の製造マージンを拡大することが可
能となる。
【００８５】（第４実施例）次に、図３０〜図３６を用
いて、この発明に基づく第４の実施例について説明す
る。図３０は、この発明に基づく第４の実施例における
半導体装置を示す断面図である。図３０を参照して、本
実施例においては、局所配線を形成する部分下において
も、ゲート電極４ｂの側壁全面を覆うサイドウォール絶
縁膜１７が形成されている。そして、局所配線形成部分
下におけるこのサイドウォール絶縁膜１７表面上に、多
結晶シリコン層１８が形成される。
いて、この発明に基づく第４の実施例について説明す
る。図３０は、この発明に基づく第４の実施例における
半導体装置を示す断面図である。図３０を参照して、本
実施例においては、局所配線を形成する部分下において
も、ゲート電極４ｂの側壁全面を覆うサイドウォール絶
縁膜１７が形成されている。そして、局所配線形成部分
下におけるこのサイドウォール絶縁膜１７表面上に、多
結晶シリコン層１８が形成される。
【００８６】そして、ゲート電極４ｂ表面のシリサイド
部分と、多結晶シリコン層１８表面のシリサイド部分
と、ｎ型不純物領域５ｃ表面のシリサイド部分とがつな
がることによってシリサイド層７が形成される。この場
合も、このシリサイド層７は、上記の第１の実施例の場
合と同様に、局所配線（チタンシリサイド層）の剥がれ
といった問題を回避することが可能となる。また、ゲー
ト絶縁膜３ｂとチタンシリサイド層７との間には、サイ
ドウォール絶縁膜１７と多結晶シリコン層１８とが形成
されるので、上記の第２および第３の実施例よりもゲー
ト絶縁膜３ｂの耐圧劣化を小さく抑えることが可能とな
る。なお、多結晶シリコン層１８は、アモルファスシリ
コン層やシリコンを含有する導電層であってもよい。
部分と、多結晶シリコン層１８表面のシリサイド部分
と、ｎ型不純物領域５ｃ表面のシリサイド部分とがつな
がることによってシリサイド層７が形成される。この場
合も、このシリサイド層７は、上記の第１の実施例の場
合と同様に、局所配線（チタンシリサイド層）の剥がれ
といった問題を回避することが可能となる。また、ゲー
ト絶縁膜３ｂとチタンシリサイド層７との間には、サイ
ドウォール絶縁膜１７と多結晶シリコン層１８とが形成
されるので、上記の第２および第３の実施例よりもゲー
ト絶縁膜３ｂの耐圧劣化を小さく抑えることが可能とな
る。なお、多結晶シリコン層１８は、アモルファスシリ
コン層やシリコンを含有する導電層であってもよい。
【００８７】次に、図３１〜図３６を用いて、本実施例
における半導体装置の製造方法について説明する。図３
１〜図３６は、本実施例における半導体装置の製造工程
の第１工程〜第６工程を示す断面図である。
における半導体装置の製造方法について説明する。図３
１〜図３６は、本実施例における半導体装置の製造工程
の第１工程〜第６工程を示す断面図である。
【００８８】まず図３１を参照して、上記の第１の実施
例と同様の工程を経て、ｎ型不純物領域５ａ，５ｂ，５
ｃまでを形成する。次に、ＣＶＤ法などを用いて、１０
００Å程度の膜厚を有する第１の絶縁膜１７を堆積す
る。この第１の絶縁膜１７上に、ＣＶＤ法あるいはスパ
ッタリング法などを用いて、１０００Å〜１５００Å程
度の膜厚を有する多結晶シリコン層１８を堆積する。そ
して、この多結晶シリコン層１８に異方性エッチング処
理を施すことによって、ゲート電極４ａ，４ｂの側壁上
に多結晶シリコン層１８を残余させる。
例と同様の工程を経て、ｎ型不純物領域５ａ，５ｂ，５
ｃまでを形成する。次に、ＣＶＤ法などを用いて、１０
００Å程度の膜厚を有する第１の絶縁膜１７を堆積す
る。この第１の絶縁膜１７上に、ＣＶＤ法あるいはスパ
ッタリング法などを用いて、１０００Å〜１５００Å程
度の膜厚を有する多結晶シリコン層１８を堆積する。そ
して、この多結晶シリコン層１８に異方性エッチング処
理を施すことによって、ゲート電極４ａ，４ｂの側壁上
に多結晶シリコン層１８を残余させる。
【００８９】次に、図３２を参照して、局所配線形成領
域のみを覆うようにレジストパターン１９を形成する。
そしてこのレジストパターン１９をマスクとして用い
て、局所配線形成領域以外の多結晶シリコン層１８を除
去する。その後、レジストパターン１９を除去する。次
に、第１の絶縁膜１７に異方性エッチング処理を施すこ
とによって、サイドウォール絶縁膜１７を形成するとと
もに、ゲート電極４ａ，４ｂ上面およびｎ型不純物領域
５ａ，５ｂ，５ｃの表面を露出させる。
域のみを覆うようにレジストパターン１９を形成する。
そしてこのレジストパターン１９をマスクとして用い
て、局所配線形成領域以外の多結晶シリコン層１８を除
去する。その後、レジストパターン１９を除去する。次
に、第１の絶縁膜１７に異方性エッチング処理を施すこ
とによって、サイドウォール絶縁膜１７を形成するとと
もに、ゲート電極４ａ，４ｂ上面およびｎ型不純物領域
５ａ，５ｂ，５ｃの表面を露出させる。
【００９０】次に、図３４を参照して、ｐ型シリコン基
板の主表面上全面に、スパッタリング法などを用いて、
Ｔｉ層９を堆積する。そして、この状態で、熱処理が施
されることになる。熱処理条件は、６００℃〜７００
℃、３０秒程度の１回の熱処理で十分である。それによ
り、図３５に示される状態を経て図３６に示されるチタ
ンシリサイド層７が形成されることになる。
板の主表面上全面に、スパッタリング法などを用いて、
Ｔｉ層９を堆積する。そして、この状態で、熱処理が施
されることになる。熱処理条件は、６００℃〜７００
℃、３０秒程度の１回の熱処理で十分である。それによ
り、図３５に示される状態を経て図３６に示されるチタ
ンシリサイド層７が形成されることになる。
【００９１】本実施例においては、多結晶シリコン層１
８を、サイドウォール絶縁膜１７の表面上に形成してい
る。すなわち、シリサイド化反応時のシリコンの供給源
がサイドウォール絶縁膜１７上に新たに形成されている
ことになる。それにより、上記の各実施例の場合よりも
シリサイド化反応時の熱処理温度を低温にしても局所配
線（チタンシリサイド層７）を形成することが可能とな
る。
８を、サイドウォール絶縁膜１７の表面上に形成してい
る。すなわち、シリサイド化反応時のシリコンの供給源
がサイドウォール絶縁膜１７上に新たに形成されている
ことになる。それにより、上記の各実施例の場合よりも
シリサイド化反応時の熱処理温度を低温にしても局所配
線（チタンシリサイド層７）を形成することが可能とな
る。
【００９２】なお、図３５に示されるように、局所配線
形成部分におけるゲート電極４ｂの上面のシリサイド部
分７ｂと多結晶シリコン層１８表面のシリサイド部分７
ｃとの距離Ｌ４と、シリサイド部分７ｃとｎ型不純物領
域５ｃの表面のシリサイド部分７ａとの距離Ｌ３とは、
ともに局所配線を形成しない領域におけるシリサイド部
分７ｂと７ａとの間の距離Ｌ５よりも小さいものとなっ
ている。
形成部分におけるゲート電極４ｂの上面のシリサイド部
分７ｂと多結晶シリコン層１８表面のシリサイド部分７
ｃとの距離Ｌ４と、シリサイド部分７ｃとｎ型不純物領
域５ｃの表面のシリサイド部分７ａとの距離Ｌ３とは、
ともに局所配線を形成しない領域におけるシリサイド部
分７ｂと７ａとの間の距離Ｌ５よりも小さいものとなっ
ている。
【００９３】そのため、局所配線を形成するべき部分の
みでシリサイド部分７ｂ，７ａ，７ｃをつないで一体化
することが可能となる。また、本実施例の製造方法によ
れば、多結晶シリコン層１８を残余させる際のストッパ
としてサイドウォール絶縁膜１７が機能するため、下地
へのエッチングダメージを回避することも可能となる。
みでシリサイド部分７ｂ，７ａ，７ｃをつないで一体化
することが可能となる。また、本実施例の製造方法によ
れば、多結晶シリコン層１８を残余させる際のストッパ
としてサイドウォール絶縁膜１７が機能するため、下地
へのエッチングダメージを回避することも可能となる。
【００９４】（第５実施例）次に、この発明に基づく第
５の実施例について図３７および図３８を用いて説明す
る。図３７および図３８は、この発明に基づく第５の実
施例における半導体装置の製造方法の特徴的な工程を示
す断面図である。
５の実施例について図３７および図３８を用いて説明す
る。図３７および図３８は、この発明に基づく第５の実
施例における半導体装置の製造方法の特徴的な工程を示
す断面図である。
【００９５】まず図３７を参照して、上記の第４の実施
例と同様の工程を経て図３３に示される構造と同様の構
造を得る。その後、ｐ型シリコン基板１の主表面上全面
に、スパッタリング法などを用いて、Ｔｉ層９を堆積す
る。このＴｉ層９に窒素雰囲気内で熱処理を施すことに
よってその表面を窒化させる。それにより、その表層に
ＴｉＮ層１０を形成する。このＴｉＮ層１０は、Ｔｉ層
９を形成した後スパッタリング法などを用いて別工程で
ＴｉＮ層１０を堆積するものであってもよい。
例と同様の工程を経て図３３に示される構造と同様の構
造を得る。その後、ｐ型シリコン基板１の主表面上全面
に、スパッタリング法などを用いて、Ｔｉ層９を堆積す
る。このＴｉ層９に窒素雰囲気内で熱処理を施すことに
よってその表面を窒化させる。それにより、その表層に
ＴｉＮ層１０を形成する。このＴｉＮ層１０は、Ｔｉ層
９を形成した後スパッタリング法などを用いて別工程で
ＴｉＮ層１０を堆積するものであってもよい。
【００９６】そして、ＴｉＮ層１０をパターニングする
ことによって、局所配線形成領域におけるＴｉ層９表面
を露出させる。この状態で、上記の第１の実施例と同様
の熱処理が施されることになる。ＴｉＮ層１０は、前述
したように、シリサイド層の成長を抑制する機能を有し
ている。そのため、ＴｉＮ層１０下において、チタンシ
リサイド層の成長を抑制することが可能となる。それに
より、ＴｉＮ層１０が除去された部分においてチタンシ
リサイド層を相対的に多く成長させることによって、図
３０に示されるような局所配線を形成することが可能と
なる。
ことによって、局所配線形成領域におけるＴｉ層９表面
を露出させる。この状態で、上記の第１の実施例と同様
の熱処理が施されることになる。ＴｉＮ層１０は、前述
したように、シリサイド層の成長を抑制する機能を有し
ている。そのため、ＴｉＮ層１０下において、チタンシ
リサイド層の成長を抑制することが可能となる。それに
より、ＴｉＮ層１０が除去された部分においてチタンシ
リサイド層を相対的に多く成長させることによって、図
３０に示されるような局所配線を形成することが可能と
なる。
【００９７】このようにして局所配線が形成された後
は、ウェットエッチング法を用いて、ＴｉＮ層１０およ
び未反応のＴｉ層９を除去する。それにより、図３０に
示される構造と同様の構造を有する半導体装置が得られ
る。
は、ウェットエッチング法を用いて、ＴｉＮ層１０およ
び未反応のＴｉ層９を除去する。それにより、図３０に
示される構造と同様の構造を有する半導体装置が得られ
る。
【００９８】次に、図３８を参照して、図３７において
は局所配線形成領域以外のＴｉ層９の表面全面を覆うよ
うにＴｉＮ層１０が形成されていたが、局所配線を形成
したくない部分上にのみＴｉＮ層を残余させるようにし
てもよい。なお、図３７および図３８においては、多結
晶シリコン層１８が形成された場合について説明した
が、それ以外の場合に対しても本実施例は適用可能であ
る。
は局所配線形成領域以外のＴｉ層９の表面全面を覆うよ
うにＴｉＮ層１０が形成されていたが、局所配線を形成
したくない部分上にのみＴｉＮ層を残余させるようにし
てもよい。なお、図３７および図３８においては、多結
晶シリコン層１８が形成された場合について説明した
が、それ以外の場合に対しても本実施例は適用可能であ
る。
【００９９】（第６実施例）次に、図３９〜図４２を用
いて、この発明に基づく第６の実施例について説明す
る。本実施例は、本発明をＳＲＡＭに適用した場合の実
施例である。図３９は、ＳＲＡＭの１つのメモリセルの
等価回路図である。図３９を参照して、１つのメモリセ
ル内には、６つのトランジスタＱ１，Ｑ２，Ｑ３，Ｑ
４，Ｑ５，Ｑ６が設けられている。そして、１対のドラ
イバトランジスタＱ２，Ｑ４（ｎ型ＭＯＳトランジス
タ）と、１対の負荷トランジスタＱ１，Ｑ３（ｐ型ＭＯ
Ｓトランジスタ）とが相互に接続されてフリップフロッ
プ回路を構成している。
いて、この発明に基づく第６の実施例について説明す
る。本実施例は、本発明をＳＲＡＭに適用した場合の実
施例である。図３９は、ＳＲＡＭの１つのメモリセルの
等価回路図である。図３９を参照して、１つのメモリセ
ル内には、６つのトランジスタＱ１，Ｑ２，Ｑ３，Ｑ
４，Ｑ５，Ｑ６が設けられている。そして、１対のドラ
イバトランジスタＱ２，Ｑ４（ｎ型ＭＯＳトランジス
タ）と、１対の負荷トランジスタＱ１，Ｑ３（ｐ型ＭＯ
Ｓトランジスタ）とが相互に接続されてフリップフロッ
プ回路を構成している。
【０１００】１対の負荷トランジスタＱ１，Ｑ３のソー
ス領域は、電源Ｖｃｃに接続されている。１対のドライ
バトランジスタＱ２，Ｑ４のソース領域はＧＮＤに接続
されている。また、１対のアクセストランジスタＱ５，
Ｑ６（ｎ型ＭＯＳトランジスタ）は、各々記憶ノードＮ
１，Ｎ２に接続されている。このアクセストランジスタ
Ｑ５，Ｑ６のソース／ドレイン領域の一方にはビット線
ＢＬが接続されている。また、アクセストランジスタＱ
５，Ｑ６のゲート電極は、ワード線ＷＬに接続されてい
る。
ス領域は、電源Ｖｃｃに接続されている。１対のドライ
バトランジスタＱ２，Ｑ４のソース領域はＧＮＤに接続
されている。また、１対のアクセストランジスタＱ５，
Ｑ６（ｎ型ＭＯＳトランジスタ）は、各々記憶ノードＮ
１，Ｎ２に接続されている。このアクセストランジスタ
Ｑ５，Ｑ６のソース／ドレイン領域の一方にはビット線
ＢＬが接続されている。また、アクセストランジスタＱ
５，Ｑ６のゲート電極は、ワード線ＷＬに接続されてい
る。
【０１０１】図４０は、図３９に示されるＳＲＡＭの平
面図である。図４０を参照して、負荷トランジスタＱ３
とドライバトランジスタＱ４とは、多結晶シリコンなど
からなる共通のゲート電極３３ａを有している。また、
負荷トランジスタＱ１と、ドライバトランジスタＱ２と
は、多結晶シリコンなどからなる共通のゲート電極３３
ｂを有している。また、アクセストランジスタＱ５，Ｑ
６は多結晶シリコンなどからなる共通のゲート電極３３
ｃを有している。
面図である。図４０を参照して、負荷トランジスタＱ３
とドライバトランジスタＱ４とは、多結晶シリコンなど
からなる共通のゲート電極３３ａを有している。また、
負荷トランジスタＱ１と、ドライバトランジスタＱ２と
は、多結晶シリコンなどからなる共通のゲート電極３３
ｂを有している。また、アクセストランジスタＱ５，Ｑ
６は多結晶シリコンなどからなる共通のゲート電極３３
ｃを有している。
【０１０２】負荷トランジスタＱ３は、ｐ型不純物領域
３２ａ，３２ｂを有しており、コンタクト部３０ａを介
して電源Ｖｃｃに接続されている。負荷トランジスタＱ
１は、ｐ型不純物領域３２ｃ，３２ｄを有しており、コ
ンタクト部３０ｂを介して電源Ｖｃｃに接続されてい
る。ドライバトランジスタＱ４は、ｎ型不純物領域３２
ｅ，３２ｆを有しており、コンタクト部３０ｃを介して
接地される。ドライバトランジスタＱ２は、ｎ型不純物
領域３２ｇ，３２ｈを有しており、コンタクト部３０ｄ
を介して接地される。アクセストランジスタＱ５は、ｎ
型不純物領域３２ｈ，３２ｉを有しており、コンタクト
部３０ｅを介してビット線ＢＬに接続される。アクセス
トランジスタＱ６は、ｎ型不純物領域３２ｊ，３２ｋを
有しており、コンタクト部３０ｆを介してビット線ＢＬ
に接続される。
３２ａ，３２ｂを有しており、コンタクト部３０ａを介
して電源Ｖｃｃに接続されている。負荷トランジスタＱ
１は、ｐ型不純物領域３２ｃ，３２ｄを有しており、コ
ンタクト部３０ｂを介して電源Ｖｃｃに接続されてい
る。ドライバトランジスタＱ４は、ｎ型不純物領域３２
ｅ，３２ｆを有しており、コンタクト部３０ｃを介して
接地される。ドライバトランジスタＱ２は、ｎ型不純物
領域３２ｇ，３２ｈを有しており、コンタクト部３０ｄ
を介して接地される。アクセストランジスタＱ５は、ｎ
型不純物領域３２ｈ，３２ｉを有しており、コンタクト
部３０ｅを介してビット線ＢＬに接続される。アクセス
トランジスタＱ６は、ｎ型不純物領域３２ｊ，３２ｋを
有しており、コンタクト部３０ｆを介してビット線ＢＬ
に接続される。
【０１０３】以上の構成を有するＳＲＡＭにおいて、領
域３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅにおいて、
チタンシリサイド層からなる局所配線３４ａ，３４ｂ，
３４ｃ，３４ｄ，３４ｅが形成されることになる。
域３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅにおいて、
チタンシリサイド層からなる局所配線３４ａ，３４ｂ，
３４ｃ，３４ｄ，３４ｅが形成されることになる。
【０１０４】次に、図４１を用いて、各ゲート電極３３
ａ〜３３ｃ側壁に形成されたサイドウォール絶縁膜３７
の形状について説明する。図４１は、ゲート電極３３ａ
〜３３ｃ側壁に形成されたサイドウォール絶縁膜３７の
形状を示す平面図である。
ａ〜３３ｃ側壁に形成されたサイドウォール絶縁膜３７
の形状について説明する。図４１は、ゲート電極３３ａ
〜３３ｃ側壁に形成されたサイドウォール絶縁膜３７の
形状を示す平面図である。
【０１０５】図４１を参照して、ゲート電極３３ａ，３
３ｂ，３３ｃの側壁には、サイドウォール絶縁膜３７が
形成されている。このサイドウォール絶縁膜３７におい
て、局所配線３４ａ，３４ｂ，３４ｃ，３４ｄ，３４ｅ
の形成領域において、その厚みが減じられている。それ
により、上記の各実施例の場合と同様の原理で、所望の
ゲート電極と所望の不純物領域との間を電気的に接続す
る局所配線３４ａ〜３４ｅが形成されることになる。
３ｂ，３３ｃの側壁には、サイドウォール絶縁膜３７が
形成されている。このサイドウォール絶縁膜３７におい
て、局所配線３４ａ，３４ｂ，３４ｃ，３４ｄ，３４ｅ
の形成領域において、その厚みが減じられている。それ
により、上記の各実施例の場合と同様の原理で、所望の
ゲート電極と所望の不純物領域との間を電気的に接続す
る局所配線３４ａ〜３４ｅが形成されることになる。
【０１０６】次に、図４２を用いて、図４０に示される
ＳＲＡＭの断面構造について説明する。図４２は、図４
０におけるＹ−Ｙ線に沿って見た断面を示す図である。
図４２を参照して、ｐ型シリコン基板１の主表面には間
隔をあけて素子分離絶縁膜２が形成されている。ｐ型シ
リコン基板１の主表面においてこの素子分離絶縁膜２で
囲まれた領域内にドライバトランジスタＱ４が形成され
る。
ＳＲＡＭの断面構造について説明する。図４２は、図４
０におけるＹ−Ｙ線に沿って見た断面を示す図である。
図４２を参照して、ｐ型シリコン基板１の主表面には間
隔をあけて素子分離絶縁膜２が形成されている。ｐ型シ
リコン基板１の主表面においてこの素子分離絶縁膜２で
囲まれた領域内にドライバトランジスタＱ４が形成され
る。
【０１０７】そして、一方の素子分離絶縁膜２の上に
は、負荷トランジスタＱ１のゲート電極３３ｂが延在し
ている。この延在するゲート電極３３ｂと、ドライバト
ランジスタＱ４の一方の不純物領域３２ｆとが局所配線
３４ｃによって接続されることになる。この場合であれ
ば、ゲート電極３３ｂにおいて、ｎ型不純物領域３２ｆ
に面する部分におけるサイドウォール絶縁膜３７が除去
され、その部分に局所配線３４ｃが形成されている。そ
れにより、ゲート電極３３ｂとｎ型不純物領域３２ｆと
を電気的に接続することが可能となる。
は、負荷トランジスタＱ１のゲート電極３３ｂが延在し
ている。この延在するゲート電極３３ｂと、ドライバト
ランジスタＱ４の一方の不純物領域３２ｆとが局所配線
３４ｃによって接続されることになる。この場合であれ
ば、ゲート電極３３ｂにおいて、ｎ型不純物領域３２ｆ
に面する部分におけるサイドウォール絶縁膜３７が除去
され、その部分に局所配線３４ｃが形成されている。そ
れにより、ゲート電極３３ｂとｎ型不純物領域３２ｆと
を電気的に接続することが可能となる。
【０１０８】また、ｐ型シリコン基板１の主表面におい
て、ゲート電極３３ｂ下に位置する素子分離絶縁膜２を
ｎ型不純物領域３２ｆとの間に挟む位置にｎ型不純物領
域３２ｇが形成されている。このｎ型不純物領域３２
ｇ，３２ｆ，３２ｅ表面およびゲート電極３３ａ，３３
ｂ表面上には、チタンシリサイド層３８がそれぞれ形成
されている。
て、ゲート電極３３ｂ下に位置する素子分離絶縁膜２を
ｎ型不純物領域３２ｆとの間に挟む位置にｎ型不純物領
域３２ｇが形成されている。このｎ型不純物領域３２
ｇ，３２ｆ，３２ｅ表面およびゲート電極３３ａ，３３
ｂ表面上には、チタンシリサイド層３８がそれぞれ形成
されている。
【０１０９】ｐ型シリコン基板１の主表面上には、層間
絶縁膜３５が形成されている。この層間絶縁膜３５にお
いて、ｎ型不純物領域３２ｅ，３２ｇ上に位置する部分
に、コンタクトホール３９ａ，３９ｂが形成されてい
る。このコンタクトホール３９ａ，３９ｂ内表面および
層間絶縁膜３５上には、アルミニウム配線層３６が形成
されている。このアルミニウム配線層３６とｎ型不純物
領域３２ｇとのコンタクト部が３０ｄであり、アルミニ
ウム配線層３６とｎ型不純物領域３２ｅとのコンタクト
部が３０ｃである。
絶縁膜３５が形成されている。この層間絶縁膜３５にお
いて、ｎ型不純物領域３２ｅ，３２ｇ上に位置する部分
に、コンタクトホール３９ａ，３９ｂが形成されてい
る。このコンタクトホール３９ａ，３９ｂ内表面および
層間絶縁膜３５上には、アルミニウム配線層３６が形成
されている。このアルミニウム配線層３６とｎ型不純物
領域３２ｇとのコンタクト部が３０ｄであり、アルミニ
ウム配線層３６とｎ型不純物領域３２ｅとのコンタクト
部が３０ｃである。
【０１１０】以上のように、局所配線を用いて近接する
ゲート電極と不純物領域とを接続することによって、そ
の接続のためのコンタクトホール，層間絶縁膜などの形
成の必要がなくなり、パターンの高集積化が図れる。ま
た、本発明に従う局所配線は、下地との密着強度が大き
いので、剥がれの心配がほとんどない。それにより信頼
性の高い半導体装置が得られる。
ゲート電極と不純物領域とを接続することによって、そ
の接続のためのコンタクトホール，層間絶縁膜などの形
成の必要がなくなり、パターンの高集積化が図れる。ま
た、本発明に従う局所配線は、下地との密着強度が大き
いので、剥がれの心配がほとんどない。それにより信頼
性の高い半導体装置が得られる。
【０１１１】（第７実施例）次に、図４３および図４４
を用いて、この発明に基づく第７の実施例について説明
する。図４３は、この発明に基づく第７の実施例におけ
る半導体装置を示す断面図である。図４４は、図４３に
示される半導体装置の等価回路図である。
を用いて、この発明に基づく第７の実施例について説明
する。図４３は、この発明に基づく第７の実施例におけ
る半導体装置を示す断面図である。図４４は、図４３に
示される半導体装置の等価回路図である。
【０１１２】図４３および図４４を参照して、ｐ型シリ
コン基板１の主表面には、間隔をあけて素子分離絶縁膜
２が形成される。この素子分離絶縁膜２によって挟まれ
るｐ型シリコン基板１の主表面には、ＭＯＳトランジス
タ４０が形成されている。このＭＯＳトランジスタ４０
は、ｎ型不純物領域５ａ，５ｂと、ゲート絶縁膜３と、
ゲート電極４とを有している。
コン基板１の主表面には、間隔をあけて素子分離絶縁膜
２が形成される。この素子分離絶縁膜２によって挟まれ
るｐ型シリコン基板１の主表面には、ＭＯＳトランジス
タ４０が形成されている。このＭＯＳトランジスタ４０
は、ｎ型不純物領域５ａ，５ｂと、ゲート絶縁膜３と、
ゲート電極４とを有している。
【０１１３】ゲート電極４の側壁には、サイドウォール
絶縁膜１７が形成されている。局所配線が形成される側
のサイドウォール絶縁膜１７の表面上には多結晶シリコ
ン層１８が形成されている。また、ｎ型不純物領域５ｂ
と隣接してｐ型不純物領域４２ａが形成されている。
絶縁膜１７が形成されている。局所配線が形成される側
のサイドウォール絶縁膜１７の表面上には多結晶シリコ
ン層１８が形成されている。また、ｎ型不純物領域５ｂ
と隣接してｐ型不純物領域４２ａが形成されている。
【０１１４】上記の第４の実施例と同様の原理で、ゲー
ト電極４の上面からｎ型不純物領域５ｂおよびｐ型不純
物領域４２ａ表面上にわたってチタンシリサイド層７が
形成される。このチタンシリサイド層７が局所配線とな
る。
ト電極４の上面からｎ型不純物領域５ｂおよびｐ型不純
物領域４２ａ表面上にわたってチタンシリサイド層７が
形成される。このチタンシリサイド層７が局所配線とな
る。
【０１１５】一方、ｐ型不純物領域４２ａとの間に素子
分離絶縁膜２を挟むようにｐ型シリコン基板１の主表面
に、ｐ型不純物領域４２ｂが形成されている。このｐ型
不純物領域４２ｂの表面にもチタンシリサイド層７ａが
形成されている。ｐ型シリコン基板１の主表面上には絶
縁膜４１が形成されている。この絶縁膜４１において、
ｐ型不純物領域４２ｂ上に位置する領域に、コンタクト
ホール４４が形成されている。コンタクトホール４４内
には、配線層４３が形成されている。この配線層４３は
接地される。
分離絶縁膜２を挟むようにｐ型シリコン基板１の主表面
に、ｐ型不純物領域４２ｂが形成されている。このｐ型
不純物領域４２ｂの表面にもチタンシリサイド層７ａが
形成されている。ｐ型シリコン基板１の主表面上には絶
縁膜４１が形成されている。この絶縁膜４１において、
ｐ型不純物領域４２ｂ上に位置する領域に、コンタクト
ホール４４が形成されている。コンタクトホール４４内
には、配線層４３が形成されている。この配線層４３は
接地される。
【０１１６】上記の構成を有することによって、ゲート
電極４は局所配線７を介してｐ型不純物領域４２ａと電
気的に接続される。このｐ型不純物領域４２ａはｐ型シ
リコン基板１と同じ導電形式であるため電気的に接続さ
れる。一方、ｐ型不純物領域４２ｂも同様にｐ型シリコ
ン基板１と電気的に接続される。
電極４は局所配線７を介してｐ型不純物領域４２ａと電
気的に接続される。このｐ型不純物領域４２ａはｐ型シ
リコン基板１と同じ導電形式であるため電気的に接続さ
れる。一方、ｐ型不純物領域４２ｂも同様にｐ型シリコ
ン基板１と電気的に接続される。
【０１１７】それにより、配線層４３とゲート電極４と
を電気的に接続することが可能となる。その結果、ゲー
ト電極４は接地される。このように上部配線を用いるこ
となくゲート電極を接地することが可能となるため、パ
ターンの高集積化が容易となる。なお、本実施例におい
て、ＭＯＳトランジスタ４０をｐチャネルトランジスタ
とした場合には、電源電圧をゲート電極４に印加するこ
とも可能となる。
を電気的に接続することが可能となる。その結果、ゲー
ト電極４は接地される。このように上部配線を用いるこ
となくゲート電極を接地することが可能となるため、パ
ターンの高集積化が容易となる。なお、本実施例におい
て、ＭＯＳトランジスタ４０をｐチャネルトランジスタ
とした場合には、電源電圧をゲート電極４に印加するこ
とも可能となる。
【０１１８】上記の各実施例においては、ｎ型ＭＯＳト
ランジスタに本発明を適用した場合を示した。しかし、
本発明は、ｐ型ＭＯＳトランジスタ，ＣＭＯＳ回路ある
いはバイポーラトランジスタにも適用可能である。ま
た、上記の各実施例においては、Ｔｉ層を用いる場合を
示した。しかし、Ｃｏ，Ｎｉ，Ｐｔ，Ｐｂ，Ｔａ，Ｍ
ｏ，Ｗ，Ｃｒなどの高融点金属を使用することも可能で
ある。さらに、ゲート電極として多結晶シリコン層の単
層を用いたが、多結晶シリコンと高融点金属シリサイド
層（たとえばＷＳｉ，ＭｏＳｉ，ＴｉＳｉ）からなるポ
リサイド構造を有するゲート電極を用いてもよい。
ランジスタに本発明を適用した場合を示した。しかし、
本発明は、ｐ型ＭＯＳトランジスタ，ＣＭＯＳ回路ある
いはバイポーラトランジスタにも適用可能である。ま
た、上記の各実施例においては、Ｔｉ層を用いる場合を
示した。しかし、Ｃｏ，Ｎｉ，Ｐｔ，Ｐｂ，Ｔａ，Ｍ
ｏ，Ｗ，Ｃｒなどの高融点金属を使用することも可能で
ある。さらに、ゲート電極として多結晶シリコン層の単
層を用いたが、多結晶シリコンと高融点金属シリサイド
層（たとえばＷＳｉ，ＭｏＳｉ，ＴｉＳｉ）からなるポ
リサイド構造を有するゲート電極を用いてもよい。
【０１１９】
【発明の効果】請求項１に記載の半導体装置によれば、
第１の側壁部分上に位置するサイドウォール絶縁膜が除
去されている。それにより、配線層表層部分から不純物
領域表層部分にまで延在するようにシリサイド層が形成
され得る。このシリサイド層が局所配線となる。したが
って、局所配線が、従来のように、シリサイド層とは異
なる材質の新たな層によって構成されていないため、局
所配線の剥がれといった問題は解消する。また、この局
所配線はセルフアラインで形成されるためパターンの高
集積化が容易となる。さらに、局所配線自体がシリサイ
ド層によって構成されるため、低抵抗化を図ることも可
能となる。
第１の側壁部分上に位置するサイドウォール絶縁膜が除
去されている。それにより、配線層表層部分から不純物
領域表層部分にまで延在するようにシリサイド層が形成
され得る。このシリサイド層が局所配線となる。したが
って、局所配線が、従来のように、シリサイド層とは異
なる材質の新たな層によって構成されていないため、局
所配線の剥がれといった問題は解消する。また、この局
所配線はセルフアラインで形成されるためパターンの高
集積化が容易となる。さらに、局所配線自体がシリサイ
ド層によって構成されるため、低抵抗化を図ることも可
能となる。
【０１２０】請求項２に記載の半導体装置によれば、シ
リサイド層は、絶縁膜表面を覆う第１の部分表面上で成
長することとなる。そのため、絶縁膜に加わるストレス
を軽減でき絶縁膜の耐圧の劣化を抑制することが可能と
なる。その結果、信頼性の高い半導体装置が得られる。
リサイド層は、絶縁膜表面を覆う第１の部分表面上で成
長することとなる。そのため、絶縁膜に加わるストレス
を軽減でき絶縁膜の耐圧の劣化を抑制することが可能と
なる。その結果、信頼性の高い半導体装置が得られる。
【０１２１】請求項３に記載の半導体装置によれば、サ
イドウォール絶縁膜表面における所定の部分にシリコン
を含む材質からなる導電層が形成される。シリサイド層
は、配線層の表層部分，導電層の表層部分および不純物
領域の表層部分とがつながることによって形成される。
このように、シリコンを含む材質からなる導電層を新た
に設けることによって、シリサイド層の形成を容易とす
ることができる。また、この場合も、局所配線の剥がれ
といった問題点は解消する。さらに、請求項２に記載の
半導体装置の場合よりも、シリサイド層が成長する部分
を絶縁膜から遠ざけることが可能となる。それにより、
請求項２に記載の場合よりもさらにシリサイド層の成長
による絶縁膜への影響を軽減することが可能となる。
イドウォール絶縁膜表面における所定の部分にシリコン
を含む材質からなる導電層が形成される。シリサイド層
は、配線層の表層部分，導電層の表層部分および不純物
領域の表層部分とがつながることによって形成される。
このように、シリコンを含む材質からなる導電層を新た
に設けることによって、シリサイド層の形成を容易とす
ることができる。また、この場合も、局所配線の剥がれ
といった問題点は解消する。さらに、請求項２に記載の
半導体装置の場合よりも、シリサイド層が成長する部分
を絶縁膜から遠ざけることが可能となる。それにより、
請求項２に記載の場合よりもさらにシリサイド層の成長
による絶縁膜への影響を軽減することが可能となる。
【０１２２】請求項４ないし請求項６に記載の半導体装
置の製造方法によれば、配線層表層のシリサイド部分と
不純物領域表層のシリサイド部分とをつなぐことによっ
てシリサイド層を形成することが可能となる。このシリ
サイド層が局所配線となるので、従来例のように局所配
線の剥がれといった問題を考慮する必要がなくなる。そ
のため、高融点金属層においてシリサイド化されなかっ
た部分をウェットエッチングによって除去することが可
能となる。それにより、従来よりも容易に局所配線を形
成することが可能となる。
置の製造方法によれば、配線層表層のシリサイド部分と
不純物領域表層のシリサイド部分とをつなぐことによっ
てシリサイド層を形成することが可能となる。このシリ
サイド層が局所配線となるので、従来例のように局所配
線の剥がれといった問題を考慮する必要がなくなる。そ
のため、高融点金属層においてシリサイド化されなかっ
た部分をウェットエッチングによって除去することが可
能となる。それにより、従来よりも容易に局所配線を形
成することが可能となる。
【図１】この発明に基づく第１の実施例における半導体
装置を示す断面図である。
装置を示す断面図である。
【図２】図１に示される半導体装置の概略平面図であ
る。
る。
【図３】この発明に基づく第１の実施例における半導体
装置の製造方法の第１工程を示す断面図である。
装置の製造方法の第１工程を示す断面図である。
【図４】この発明に基づく第１の実施例における半導体
装置の製造工程の第２工程を示す断面図である。
装置の製造工程の第２工程を示す断面図である。
【図５】この発明に基づく第１の実施例における半導体
装置の製造工程の第３工程を示す断面図である。
装置の製造工程の第３工程を示す断面図である。
【図６】この発明に基づく第１の実施例における半導体
装置の製造工程の第４工程を示す断面図である。
装置の製造工程の第４工程を示す断面図である。
【図７】この発明に基づく第１の実施例における半導体
装置の製造工程の第５工程を示す断面図である。
装置の製造工程の第５工程を示す断面図である。
【図８】第１の実施例における半導体装置の不純物領域
の構造をＬＤＤ構造とした場合に懸念される問題点を説
明するための図である。
の構造をＬＤＤ構造とした場合に懸念される問題点を説
明するための図である。
【図９】第１の実施例の変形例の特徴的な製造方法の第
１工程を示す断面図である。
１工程を示す断面図である。
【図１０】第１の実施例の変形例の特徴的な製造方法の
第２工程を示す断面図である。
第２工程を示す断面図である。
【図１１】第１の実施例の変形例の特徴的な製造方法の
第３工程を示す断面図である。
第３工程を示す断面図である。
【図１２】第１の実施例において懸念される問題点を説
明するための図である。
明するための図である。
【図１３】この発明に基づく第２の実施例における半導
体装置を示す断面図である。
体装置を示す断面図である。
【図１４】図１３に示される半導体装置の概略平面図で
ある。
ある。
【図１５】図１３におけるＭＯＳダイオードを拡大した
断面図である。
断面図である。
【図１６】この発明に基づく第２の実施例における半導
体装置の製造方法の第１工程を示す断面図である。
体装置の製造方法の第１工程を示す断面図である。
【図１７】この発明に基づく第２の実施例における半導
体装置の製造方法の第２工程を示す断面図である。
体装置の製造方法の第２工程を示す断面図である。
【図１８】この発明に基づく第２の実施例における半導
体装置の製造方法の第３工程を示す断面図である。
体装置の製造方法の第３工程を示す断面図である。
【図１９】この発明に基づく第３の実施例における半導
体装置を示す断面図である。
体装置を示す断面図である。
【図２０】この発明に基づく第３の実施例における半導
体装置の製造方法の第１工程を示す断面図である。
体装置の製造方法の第１工程を示す断面図である。
【図２１】この発明に基づく第３の実施例における半導
体装置の製造方法の第２工程を示す断面図である。
体装置の製造方法の第２工程を示す断面図である。
【図２２】この発明に基づく第３の実施例における半導
体装置の製造方法の第３工程を示す断面図である。
体装置の製造方法の第３工程を示す断面図である。
【図２３】この発明に基づく第３の実施例における半導
体装置の製造方法の第４工程を示す断面図である。
体装置の製造方法の第４工程を示す断面図である。
【図２４】第３の実施例の製造工程の変形例における第
２工程を示す断面図である。
２工程を示す断面図である。
【図２５】第３の実施例の製造工程の変形例における第
３工程を示す断面図である。
３工程を示す断面図である。
【図２６】第３の実施例の変形例の製造工程の特徴的な
第１工程を示す断面図である。
第１工程を示す断面図である。
【図２７】第３の実施例の変形例の製造工程の特徴的な
第２工程を示す断面図である。
第２工程を示す断面図である。
【図２８】第３の実施例の変形例の製造工程の特徴的な
第３工程を示す断面図である。
第３工程を示す断面図である。
【図２９】図２７に示される半導体装置の主表面上全面
にＴｉ層を形成した状態を示す断面図である。
にＴｉ層を形成した状態を示す断面図である。
【図３０】この発明に基づく第４の実施例における半導
体装置を示す断面図である。
体装置を示す断面図である。
【図３１】この発明に基づく第４の実施例における半導
体装置の製造方法の第１工程を示す断面図である。
体装置の製造方法の第１工程を示す断面図である。
【図３２】この発明に基づく第４の実施例における半導
体装置の製造方法の第２工程を示す断面図である。
体装置の製造方法の第２工程を示す断面図である。
【図３３】この発明に基づく第４の実施例における半導
体装置の製造方法の第３工程を示す断面図である。
体装置の製造方法の第３工程を示す断面図である。
【図３４】この発明に基づく第４の実施例における半導
体装置の製造方法の第４工程を示す断面図である。
体装置の製造方法の第４工程を示す断面図である。
【図３５】この発明に基づく第４の実施例における半導
体装置の製造方法の第５工程を示す断面図である。
体装置の製造方法の第５工程を示す断面図である。
【図３６】この発明に基づく第４の実施例における半導
体装置の製造方法の第６工程を示す断面図である。
体装置の製造方法の第６工程を示す断面図である。
【図３７】この発明に基づく第５の実施例における半導
体装置の特徴的な製造工程を示す断面図である。
体装置の特徴的な製造工程を示す断面図である。
【図３８】図３７に示される製造工程の変形例を示す断
面図である。
面図である。
【図３９】この発明に基づく第６の実施例におけるＳＲ
ＡＭを示す等価回路図である。
ＡＭを示す等価回路図である。
【図４０】図３９に示されるＳＲＡＭの平面図である。
【図４１】図４０に示されるＳＲＡＭのサイドウォール
絶縁膜の平面形状を示す平面図である。
絶縁膜の平面形状を示す平面図である。
【図４２】図４０におけるＹ−Ｙ線に沿って見た断面図
である。
である。
【図４３】この発明に基づく第７の実施例における半導
体装置を示す断面図である。
体装置を示す断面図である。
【図４４】図４３に示される半導体装置の等価回路図で
ある。
ある。
【図４５】従来の局所配線が適用された半導体装置の一
例を示す等価回路図である。
例を示す等価回路図である。
【図４６】図４５における領域１００に対応する半導体
装置の断面図である。
装置の断面図である。
【図４７】従来の局所配線を有する半導体装置の製造工
程の第１工程を示す断面図である。
程の第１工程を示す断面図である。
【図４８】従来の局所配線を有する半導体装置の製造工
程の第２工程を示す断面図である。
程の第２工程を示す断面図である。
【図４９】従来の局所配線を有する半導体装置の製造工
程の第３工程を示す断面図である。
程の第３工程を示す断面図である。
【図５０】従来の局所配線を有する半導体装置の製造工
程の第４工程を示す断面図である。
程の第４工程を示す断面図である。
【図５１】従来の局所配線を有する半導体装置の製造工
程の第５工程を示す断面図である。
程の第５工程を示す断面図である。
１，１０１ ｐ型シリコン基板 ４ａ，４ｂ，１０４ａ，１０４ｂ ゲート電極 ５ａ，５ｂ，５ｃ，１０５ａ，１０５ｂ，１０５ｃ ｎ
型不純物領域 ６，６ａ，１７，１０６ サイドウォール絶縁膜 ７，７ａ，７ｂ，１０７ａ，１０７ｂ チタンシリサイ
ド層 １３，１３ａ 第１の絶縁膜 １４ 第２の絶縁膜 １８ 多結晶シリコン層
型不純物領域 ６，６ａ，１７，１０６ サイドウォール絶縁膜 ７，７ａ，７ｂ，１０７ａ，１０７ｂ チタンシリサイ
ド層 １３，１３ａ 第１の絶縁膜 １４ 第２の絶縁膜 １８ 多結晶シリコン層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8234 27/088 29/43 7376−4Ｍ Ｈ０１Ｌ 29/46 Ｓ
Claims (6)
- 【請求項１】 主表面を有する第１導電型のシリコン基
板と、 前記シリコン基板の主表面における第１の領域上に絶縁
膜を介在して形成され、シリコンを含む材質からなる配
線層と、 前記シリコン基板の主表面において前記第１の領域と隣
接する第２の領域に形成された第２導電型の不純物領域
と、 前記不純物領域に面する前記配線層の第１の側壁部分を
除いて前記配線層の側壁上に形成されたサイドウォール
絶縁膜と、 前記配線層の表層部分から前記第１の側壁部分上を通っ
て前記不純物領域表層部分にまで延在するように形成さ
れたシリサイド層と、 を備えた半導体装置。 - 【請求項２】 前記第１の側壁部分下における前記絶縁
膜表面を少なくとも覆う第１の部分を有するように前記
サイドウォール絶縁膜は形成され、前記シリサイド層は
前記第１の部分上を延在するように形成される、請求項
１に記載の半導体装置。 - 【請求項３】 主表面を有する第１導電型のシリコン基
板と、 前記シリコン基板の主表面における第１の領域上に絶縁
膜を介在して形成され、シリコンを含む材質からなる配
線層と、 前記シリコン基板の主表面において前記第１の領域と隣
接する第２の領域に形成された第２導電型の不純物領域
と、 前記配線層の両側壁を覆い、前記不純物領域に面する表
面上にシリコンを含む材質からなる導電層が形成された
サイドウォール絶縁膜と、 前記配線層の表層部分から前記導電層の表層部分を経て
前記不純物領域の表層部分にまで延在するように形成さ
れたシリサイド層と、 を備えた半導体装置。 - 【請求項４】 第１導電型のシリコン基板の主表面にお
ける第１の領域上に絶縁膜を介在してシリコンを含む材
質からなる配線層を形成する工程と、 前記第１の領域と隣接する前記シリコン基板の主表面に
おける第２の領域に第２導電型の不純物領域を形成する
工程と、 前記配線層の両側壁を覆うようにサイドウォール絶縁膜
を形成する工程と、 前記サイドウォール絶縁膜において前記不純物領域に面
する部分の厚みを減じる工程と、 前記配線層および前記不純物領域を覆うように高融点金
属層を形成する工程と、 前記高融点金属層に熱処理を施すことによって前記配線
層の表層部分から前記不純物領域の表層部分にまで延在
するシリサイド層を形成する工程と、 前記高融点金属層においてシリサイド化されなかった部
分をウェットエッチングによって除去する工程と、 を備えた半導体装置の製造方法。 - 【請求項５】 第１導電型のシリコン基板の主表面にお
ける第１の領域上に絶縁膜を介在してシリコンを含む材
質からなる配線層を形成する工程と、 前記シリコン基板の主表面において前記第１の領域と隣
接する第２の領域に第２導電型の不純物領域を形成する
工程と、 前記配線層および前記不純物領域を覆うように第１の絶
縁層を形成する工程と、 前記絶縁層上において前記不純物領域に面する前記配線
層の側壁上に位置する部分にシリコンを含む導電層を形
成する工程と、 前記第１の絶縁層にエッチング処理を施すことによって
前記配線層上面および前記不純物領域表面を露出させ、
前記配線層の側壁上にサイドウォール絶縁膜を形成する
工程と、 前記配線層，前記導電層および前記不純物領域を覆うよ
うに高融点金属層を形成する工程と、 前記高融点金属層に熱処理を施すことによって前記配線
層表層部分から前記不純物領域表層部分にまで延在する
シリサイド層を形成する工程と、 前記高融点金属層においてシリサイド化されなかった部
分をウェットエッチングによって除去する工程と、 を備えた半導体装置の製造方法。 - 【請求項６】 第１導電型のシリコン基板の主表面にお
ける第１の領域上に絶縁膜を介在してシリコンを含む材
質からなる配線層を形成する工程と、 前記シリコン基板の主表面において前記第１の領域と隣
接する第２の領域に第２導電型の不純物領域を形成する
工程と、 前記配線層の両側壁を覆うようにサイドウォール絶縁膜
を形成する工程と、 前記配線層，前記不純物領域および前記サイドウォール
絶縁膜を覆うように高融点金属層を形成する工程と、 前記高融点金属層の表層にＴｉＮ層を形成する工程と、 前記ＴｉＮ層において前記不純物領域に面する部分を除
去する工程と、 前記高融点金属層に熱処理を施すことによって前記配線
層の表層部分から前記不純物領域の表層部分にまで延在
するシリサイド層を形成する工程と、 前記ＴｉＮ層と前記高融点金属層においてシリサイド化
されなかった部分とをウェットエッチングによって除去
する工程と、 を備えた半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5249518A JPH07106570A (ja) | 1993-10-05 | 1993-10-05 | 半導体装置およびその製造方法 |
| US08/522,223 US5621232A (en) | 1993-10-05 | 1995-09-01 | Semiconductor device including a local interconnection between an interconnection layer and an adjoining impurity region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5249518A JPH07106570A (ja) | 1993-10-05 | 1993-10-05 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106570A true JPH07106570A (ja) | 1995-04-21 |
Family
ID=17194171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5249518A Withdrawn JPH07106570A (ja) | 1993-10-05 | 1993-10-05 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5621232A (ja) |
| JP (1) | JPH07106570A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6455897B1 (en) | 2000-05-31 | 2002-09-24 | Seiko Epson Corporation | Semiconductor device having electrostatic discharge protection circuit |
| US6512299B1 (en) | 1997-09-10 | 2003-01-28 | Nec Corporation | Semiconductor device and a manufacturing process therefor |
| US6831334B2 (en) | 2000-05-31 | 2004-12-14 | Seiko Epson Corporation | Semiconductor device having electrostatic protection circuit and method of fabricating the same |
| KR100511090B1 (ko) * | 1997-12-29 | 2005-12-02 | 매그나칩 반도체 유한회사 | 모스페트트랜지스터의 금속배선 형성방법 |
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