JP4834568B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、バルクＳｉ基板、ＳｉＧｅ基板或いはＳＯＩ基板上に形成されたＭＩＳＦＥＴ等の能動素子によって構成された半導体装置に係わり、特にコンタクトによってソース又はドレイン領域とゲート電極を接続するシェアードコンタクトを有する半導体装置に関する。
近年、半導体基板上に形成されたＳＲＡＭなどの半導体装置において、コンタクトによってソース又はドレイン領域とゲート電極とを接続するシェアードコンタクト（Shared Contact）を設けた構成が提案されている（例えば、特許文献１，非特許文献１参照）。
この種のシェアードコンタクトは、ソース又はドレイン領域とゲート電極とを接続する必要上、通常のコンタクトホールよりも穴径が大きい。シェアードコンタクトと通常のコンタクトを同時加工する場合、穴径の大きいシェアードコンタクトはエッチングレートが高いため、ゲート電極の側壁の絶縁膜（サイドウォールスペーサ）の突き抜けが発生しやすい。サイドウォールスペーサが突き抜けた場合は、シェアードコンタクトがソース／ドレイン領域のエクステンションと接触する。エクステンションが極めて薄いため、シェアードコンタクトがエクステンションと接触するとジャンクションリークが発生するという問題がある。
これを回避するために、ゲート電極を素子分離絶縁膜上に配置して、この部分でコンタクトさせる方法が提案されている（例えば、非特許文献２参照）。しかし、この方法では、シェアードコンタクトの接触面積が小さくなるため抵抗が上昇する、或いは接触面積を確保することで素子の微細化の妨げになってしまうなどの問題があった。
特開２００５−１５８８９８号公報 2003 symposium on VLSI Technology Digest of Technical Papers page 13 and 14. 2006 IEDM Technical Digest Pages 685-688.
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ＭＩＳトランジスタのソース又はドレイン領域とゲート電極とをコンタクトさせるためのシェアードコンタクトがエクステンションに接触することによるジャンクションリークを抑制することができ、且つ面積の増大や抵抗の上昇を招くことなくコンタクトを取ることができ、素子特性及び微細化に寄与し得る半導体装置及びその製造方法を提供することにある。
上記課題を解決するために本発明は、次のような構成を採用している。
即ち、本発明の一態様に係わる半導体装置は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側面に形成された側壁絶縁膜と、前記半導体基板の前記ゲート電極の両側に隣接する表面部の少なくとも一方に形成され、且つ前記側壁絶縁膜の下部を越えて前記ゲート電極下に達するように形成された不純物ドープのＳｉＧｅ層又はＳｉＣ層と、を具備し、前記ＳｉＧｅ層又はＳｉＣ層は、前記ゲート電極の下部で前記ゲート絶縁膜を貫通して前記ゲート電極に接触していることを特徴とする。
また、本発明の別の一態様は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、このゲート電極の両側面に形成された側壁絶縁膜と、前記半導体基板上に前記ゲート電極を挟んで形成されたソース／ドレイン領域と、を有する第１のトランジスタと、前記第１のトランジスタに隣接して配置され、ソース／ドレイン領域の一方が前記第１のトランジスタのゲート電極に接続された第２のトランジスタと、を備えた半導体装置であって、前記第１のトランジスタのゲート絶縁膜，ゲート電極及び側壁絶縁膜を該トランジスタの外側にゲート幅方向に延長した部分の両側の少なくとも一方で、前記半導体基板の表面部が前記側壁絶縁膜の下部を越えて前記ゲート電極下に達するまでエッチング除去され、該除去部分に露出する前記ゲート絶縁膜が除去され、前記半導体基板及びゲート絶縁膜を除去した部分に不純物ドープの半導体層が形成され、該半導体層は前記第２のトランジスタのソース領域又はドレイン領域とコンタクトしていることを特徴とする。
また、本発明の更に別の一態様に係わる半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の上面に保護絶縁膜を形成し、且つ該ゲート電極の両側面に側壁絶縁膜を形成する工程と、前記半導体基板の前記ゲート電極の両側に隣接する表面部の少なくとも一方を、前記側壁絶縁膜の下部を越えて前記ゲート電極下に達するまでエッチング除去し、且つ該除去部分に露出する前記ゲート絶縁膜を除去する工程と、前記半導体基板及びゲート絶縁膜を除去した部分に不純物ドープの半導体層を形成する工程と、を含むことを特徴とする。
本発明によれば、シェアードコンタクトがエクステンションに接触することによるジャンクションリークを抑制することができ、且つ面積の増大や抵抗の上昇を招くことなくコンタクトを取ることができる。このため、素子特性及び微細化に寄与することが可能となる。
（参考例）
まず、本発明の実施形態を説明する前に、ＭＯＳトランジスタのソース又はドレイン領域とゲート電極とをコンタクトさせるシェアードコンタクトを形成するための参考例について説明する。
図７（ａ）に示すように、Ｓｉ基板１０１の表面部に深さ３００ｎｍ程度の溝に絶縁膜を埋め込んだ素子分離領域１０２を形成した後、Ｓｉ基板１０１にウェル／チャネルとなる不純物を導入し、更にＳｉ基板１０１上に１ｎｍ程度のゲート絶縁膜１０３及び１００ｎｍ程度のゲート電極１０４の堆積を行う。
次いで、図７（ｂ）に示すように、リソグラフィ及びドライエッチングによりゲート絶縁膜１０３をストッパとしてゲート電極１０４を加工した後、イオン注入によりソース／ドレイン領域のエクステンションとなる不純物導入を行う。続いて、露出したゲート絶縁膜１０３をエッチング除去する。
次いで、図７（ｃ）に示すように、トランジスタに特性及び信頼性確保の観点から、ソース／ドレイン領域を３０ｎｍ程度遠ざけるための側壁絶縁膜（サイドウォールスペーサ）の形成を行う。このとき、サイドウォールスペーサ加工時のエッチングダメージがＳｉ基板１０１に入るのを避けるために、薄い第１のＳｉＯ2 膜１０５を成膜後、所望のサイドウォール幅となるように膜厚を調整した第１のＳｉＮ膜１０６を堆積する。そして、第１のＳｉＯ2 膜１０５をストッパとして第１のＳｉＮ膜１０６の加工を行った後、残った第１のＳｉＯ2 膜１０５を除去する。
サイドウォールスペーサ加工後は、ソース／ドレイン領域となる不純物導入及び活性化を行なった後、図８（ｄ）に示すように、ソース／ドレイン領域及びゲート電極の配線抵抗を低下させるため、Ｔｉ，Ｃｏ，又はＮｉなどの金属を堆積して合金層（サリサイド）１０７を形成する。
次いで、図８（ｅ）に示すように、将来コンタクト形成時のエッチングストッパとなる第２のＳｉＮ膜１０８と層間絶縁膜となる第２のＳｉＯ2 膜１０９を堆積し、ＣＭＰ法により平坦化を行う。その後、図８（ｆ）に示すように、リソグラフィを行い、第２のＳｉＮ膜１０８をエッチングストッパとしてドライエッチングして第２のＳｉＯ2 膜１０９を開口し、さらにエッチング条件を変更して第２のＳｉＮ膜１０８の開口を行うことでコンタクトホール１１０，１１１を形成する。ここで、１１０は通常のコンタクトホール、１１１はシェアードコンタクトのためのコンタクトホールである。
次いで、図９（ｇ）に示すように、コンタクトホール開口後はＴｉＮなどのバリアメタル１１２及びＷなどのメタル１１３を堆積し、ＣＭＰ法により第２のＳｉＯ2 膜１０９上のみバリアメタル１１２及びメタル１１３を除去することで、コンタクトホール１１０，１１１内にメタル１１２，１１３を充填する。このとき、ソース又はドレイン領域とゲート電極にまたがるようにコンタクトホール１１１を開口することで、メタル１１３によりソース／ドレイン領域の両方又はドレイン領域とゲート電極１０４を接続するシェアードコンタクト１３１が形成される。
これ以降は詳細を略すが、層間絶縁膜１１４、メタル配線１１５を形成してコンタクトを介してトランジスタ同士を接続することにより、図９（ｈ）に示すように、シェアードコンタクト１３１を有する構造が得られる。
しかしながら、上記の構成においては、（背景技術）の項でも説明したように、シェアードコンタクトのためのコンタクトホール１１１を形成する際にサイドウォールスペーサの突き抜けが発生しやすく、シェアードコンタクト１３１がエクステンションに接触してジャンクションリークが発生する問題がある。
以下、上記の問題を解決した本発明の実施形態について説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＳＲＡＭの概略構成を示す平面図であり、ここでは２行×２列＝４個のノーマルビットセルの平面パターンを示している。このノーマルビットセルの基本レイアウトパターンでは、図２の等価回路図に示すビットセルのｐＭＯＳ（ｐチャネルＭＯＳＦＥＴ）Ｐ１，Ｐ２の部分をカラム方向に沿って配置し、これらＰ１，Ｐ２のロウ方向に沿った両脇に、ｎＭＯＳ（ｎチャネルＭＯＳＦＥＴ）Ｎ１，Ｎ３の部分とＮ２，Ｎ４の部分とを配置する。基本レイアウトパターンにおいて、Ｎ１のドレインとビット線ＢＬとのコンタクト、及びＮ２のドレインと相補ビット線／ＢＬとのコンタクトは、互いに対角の位置に配置され、これらのコンタクトは、カラム方向に沿って隣り合うノーマルビットセルと共有される。同様に、Ｎ１のゲートとワード線ＷＬとのコンタクト、及びＮ２のゲートと上記ワード線ＷＬとのコンタクトもまた、互いに対角の位置に配置され、ロウ方向に沿って隣り合うノーマルビットセルと共有される。
また、Ｐ１，Ｎ１，及びＮ３との接続ノードはＰ２，Ｐ４のゲートパターンに接続され、Ｐ２，Ｎ２，及びＮ４との接続ノードはＰ１，Ｎ３のゲートパターンに接続されるように配置される、いわゆる“クロスカップル接続”である。ノーマルビットセルは、上記基本レイアウトパターンを、カラム方向に沿ってビット線コンタクトの位置で線対称になるように繰り返し、更にロウ方向に沿ってワード線コンタクトの位置で線対称になるように繰り返すことで、メモリセルアレイに配置される。なお、図中“ＡＡ”は、ＭＯＳＦＥＴのソース／ドレイン領域及びチャネルが形成される活性領域を示しており、活性領域の周囲には素子分離領域が形成されている。
本実施形態の特徴は、上記構成のＳＲＡＭにおいて、特定のＭＯＳＦＥＴのソース又はドレイン領域とゲート電極とを接続するシェアードコンタクトをどのようにするかであり、図３〜図５を参照してこれを説明する。なお、図３〜図５は、図１の矢視Ｉ−Ｉ’断面に相当している。
まず、図３（ａ）に示すように、先に説明した参考例と同様に、素子分離領域１０２を有するＳｉ基板１０１上にゲート絶縁膜１０３及びゲート電極１０４を堆積した後、ゲート電極１０４上に第３のＳｉＮ膜１１６を堆積する。
次いで、図３（ｂ）に示すように、第３のＳｉＮ膜１１６をゲートパターンに加工した後、第３のＳｉＮ膜１１６をハードマスクにゲート電極１０４の加工を行い、参考例と同様にソース／ドレイン領域のエクステンションに不純物を導入する。ここで、図中の左側のトランジスタ部分は前記図１及び図２のＰ１（第２のトランジスタ）に相当し、図中の右側のトランジスタ部分がシェアードコンタクトを取るべき領域である。
次いで、図３（ｃ）に示すように、第３のＳｉＯ2 膜１１７を堆積した後、接続したいソース又はドレイン領域とゲート電極領域に開口を有するレジスト１１８をリソグラフィにより形成する。続いて、レジスト１１８をマスクとしたドライエッチングエッチングにより第３のＳｉＯ2 膜１１７をエッチングすることにより、第３のＳｉＯ2 膜１１７をゲート電極の側壁部分のみに残す。
次いで、図４（ｄ）に示すように、レジスト１１８を除去した後、第３のＳｉＯ2 膜１１７及び第３のＳｉＮ膜１１６をマスクとして用い、ウェットエッチング等により等方的にＳｉ基板１０１をゲート電極１０４の下部までエッチングする。
次いで、図４（ｅ）に示すように、Ｓｉ基板１０１のエッチングにより露出したゲート絶縁膜１０３を除去した後、選択成長によりＢ，Ｐ，又はＡｓなど不純物を導入したＳｉＧｅなどの半導体層１１９を堆積させる。これにより、ソース／ドレイン領域とゲート電極１０４が直接接続される。
次いで、図４（ｆ）に示すように、第３のＳｉＮ膜１１６及び第３のＳｉＯ2 膜１１７を除去した後、参考例と同様に第１のＳｉＯ2 膜１０５、第１のＳｉＮ膜１０６によりサイドウォールスペーサを形成する。そして、金属膜を全面に堆積した後にアニールを行うことによってサリサイド１０７を形成する。
次いで、図５（ｇ）に示すように、参考例と同様に第２のＳｉＮ膜１０８、第２のＳｉＯ2 膜１０９の堆積及び平坦化を行った後、図５（ｈ）に示すように、コンタクトホール１１０を形成してバリアメタル１１２及びメタル１１３を充填する。そして、層間絶縁膜１１４、メタル配線１１５を形成して半導体装置とする。
これにより、前記図１及び図２に示すように、Ｐ１（第２のトランジスタ）のソース又はドレイン領域がＰ２（第１のトランジスタ）のゲート電極に接続されることになる。
このように本実施形態では、ソース／ドレイン領域をＳｉＧｅからなる半導体層１１９によりゲート電極１０４と接続することにより、シェアードコンタクトのための面積を拡大することなく、低抵抗な接続が実現できる。さらに、ソース／ドレイン領域のエクステンションが不純物を導入したＳｉＧｅに置換されることにより、通常のシェアードコンタクトを用いたとしても、サイドウォールスペーサが突き抜けた場合の問題も回避できる。このため、より低抵抗な接続が可能となる。しかも、ゲート電極１０４を素子分離領域上に配置してコンタクトを取る必要もないため、抵抗の上昇や必要コンタクト面積の増大を招くこともない。
即ち、シェアードコンタクトがエクステンションに接触することによるジャンクションリークを抑制することができ、且つ面積の増大や抵抗の上昇を招くことなくコンタクトを取ることができ、素子特性及び微細化をはかることができる。
（第２の実施形態）
図６は、本発明の第２の実施形態に係わるＳＲＡＭに用いたシェアードコンタクト部の構成を示す工程断面図である。なお、図１〜図３と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態が先に説明した第１の実施形態と異なる点は、ソース又はドレイン領域とゲート電極１０４とを接続するために、ゲート電極１０４の下面と半導体層１１９を直接コンタクトさせることに加え、参考例と同様に、ゲート電極１０４の上面とサリサイド１０７を接続するためのコンタクトを設けたことにある。
具体的には本実施形態では、第１の実施形態と同様に、第２のＳｉＯ2 膜１０９の平坦化まで行う（図５（ｇ））。このとき、既にソース又はドレイン領域はゲート電極１０４と接続されているため、新たにシェアードコンタクトのためのコンタクトホールは形成しなくてもよい。
しかし、本実施形態では、図６（ａ）に示すように、接触抵抗低減の観点から通常のコンタクトホール１１０の形成と同時にシェアードコンタクトのためのコンタクトホール１１１を形成する。
これ以降は、図６（ｂ）に示すように参考例と同様に、コンタクトホール１１０，１１１内にバリアメタル１１２及びメタル１１３を形成し、更に層間絶縁膜１１４、メタル配線１１５を形成することにより、シェアードコンタクト１３１を有する構造が得られる。
このように本実施形態によれば、第１の実施形態と同様のシェアードコンタクトを形成できるのは勿論のこと、ゲート電極１０４及びサリサイド層１０７上に設けたシェアードコンタクト１３１によってもコンタクトを取ることができるので、ソース又はドレイン領域とゲート電極１０４との間のコンタクト抵抗をより小さくすることができる。そしてこの場合、ゲート電極１０４の両側にＳｉＧｅからなる半導体層１１９が成長形成されているため、仮にサイドウォールスペーサに突抜けが生じても、ジャンクションリークが発生することはない。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、シェアードコンタクト部におけるトランジスタ構造において、ソース／ドレイン領域の両方をゲート電極に接続したが、ソース／ドレイン領域の一方のみをゲート電極に接続するようにしても良い。さらに、半導体基板及びゲート絶縁膜をエッチングした部分に選択的に成長する半導体層は、必ずしもＳｉＧｅ層に限られるものではなく、Ｓｉ又はＳｉＣを用いることも可能である。また、トランジスタはＭＯＳ構造に限るものではなく、ゲート絶縁膜として酸化膜以外の絶縁膜を用いたＭＩＳ構造であっても良いのは勿論のことである。
また、スタティックＲＡＭの構成は前記図１及び図２に何ら限定されるものではなく、適宜変更可能である。さらに、本発明は必ずしもスタティックＲＡＭのシェアードコンタクト部に限るものではなく、ＭＩＳＦＥＴのソース又はドレイン領域とゲート電極とを接続するシェアードコンタクトを有する各種の半導体装置に適用することが可能である。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
第１の実施形態に係わるＳＲＡＭの概略構成を示す平面図。 図１の等価回路図。 第１の実施形態に係わる半導体装置の製造工程を示す断面図。 第１の実施形態に係わる半導体装置の製造工程を示す断面図。 第１の実施形態に係わる半導体装置の製造工程を示す断面図。 第２の実施形態に係わる半導体装置の製造工程を示す断面図。 参考例に係わる半導体装置の製造工程を示す断面図。 参考例に係わる半導体装置の製造工程を示す断面図。 参考例に係わる半導体装置の製造工程を示す断面図。
符号の説明
１０１…Ｓｉ基板
１０２…素子分離領域
１０３…ゲート絶縁膜
１０４…ゲート電極
１０５…第１のＳｉＯ2 膜
１０６…第１のＳｉＮ膜
１０７…合金層
１０８…第２のＳｉＮ膜
１０９…第２のＳｉＯ2 膜
１１０，１１１…コンタクトホール
１１２…バリアメタル
１１３…メタル
１１４…層間絶縁膜
１１５…メタル配線
１１６…第３のＳｉＮ膜
１１７…第３のＳｉＯ2 膜
１１８…レジスト
１１９…半導体層
１３１…シェアードコンタクト

Claims (5)

  1. 半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極の両側面に形成された側壁絶縁膜と、
    前記半導体基板の前記ゲート電極の両側に隣接する表面部の少なくとも一方に形成され、且つ前記側壁絶縁膜の下部を越えて前記ゲート電極下に達するように形成された不純物ドープのＳｉＧｅ層又はＳｉＣ層と、
    を具備し、
    前記ＳｉＧｅ層又はＳｉＣ層は、前記ゲート電極の下部で前記ゲート絶縁膜を貫通して前記ゲート電極に接触していることを特徴とする半導体装置。
  2. 半導体基板の第１の活性領域上にゲート絶縁膜を介して形成されたゲート電極と、このゲート電極の両側面に形成された側壁絶縁膜と、前記第１の活性領域に前記ゲート電極を挟んで形成されたソース／ドレイン領域と、を有する第１のトランジスタと、
    前記第１の活性領域に隣接する第２の活性領域に配置され、ソース／ドレイン領域の一方が前記第１のトランジスタのゲート電極に接続された第２のトランジスタと、
    を備えた半導体装置であって、
    前記第１のトランジスタのゲート絶縁膜，ゲート電極及び側壁絶縁膜を前記第１の活性領域の外側にゲート幅方向に延長した部分の両側の少なくとも一方で、前記第２の活性領域の表面部に前記側壁絶縁膜の下部を越えて前記ゲート電極下に達するように不純物ドープのＳｉＧｅ層又はＳｉＣ層が形成され、前記ＳｉＧｅ層又はＳｉＣ層は前記ゲート電極の下部で前記ゲート絶縁膜を貫通して前記ゲート電極に接触し、前記ＳｉＧｅ層又はＳｉＣ層は前記第２のトランジスタのソース領域又はドレイン領域とコンタクトしていることを特徴とする半導体装置。
  3. 前記第１及び第２のトランジスタはスタティックＲＡＭの一部を構成することを特徴とする請求項２記載の半導体装置。
  4. 前記ＳｉＧｅ層又はＳｉＣ層の上部の少なくとも一部と、該ＳｉＧｅ層又はＳｉＣ層に隣接する前記ゲート電極の上部の少なくとも一部と、前記ＳｉＧｅ層又はＳｉＣ層とゲート電極との間にある前記側壁絶縁膜の上部とを連続して覆うように形成されたコンタクトを有することを特徴とする請求項１記載の半導体装置。
  5. 半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極の上面に保護絶縁膜を形成し、且つ該ゲート電極の両側面に側壁絶縁膜を形成する工程と、
    前記半導体基板の前記ゲート電極の両側に隣接する表面部の少なくとも一方を、前記側壁絶縁膜の下部を越えて前記ゲート電極下に達するまでエッチング除去し、且つ該除去部分に露出する前記ゲート絶縁膜を除去する工程と、
    前記半導体基板及びゲート絶縁膜を除去した部分に、前記ゲート電極の下面と接するように不純物ドープのＳｉＧｅ層又はＳｉＣ層を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
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