JP3367480B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JP3367480B2 JP3367480B2 JP24132599A JP24132599A JP3367480B2 JP 3367480 B2 JP3367480 B2 JP 3367480B2 JP 24132599 A JP24132599 A JP 24132599A JP 24132599 A JP24132599 A JP 24132599A JP 3367480 B2 JP3367480 B2 JP 3367480B2
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Description
【０００１】
【発明の属する技術分野】本発明はＤＲＡＭのメモリセ
ル部と、周辺回路のロジック回路部とが同一半導体基板
に搭載されているＤＲＡＭロジック混載チップの製造方
法に関し、特にロジック回路部での高速化及び高集積化
を図るとともに、メモリセル部でのアクセス速度の向上
を図った半導体集積回路装置の製造方法に関するもので
ある。
ル部と、周辺回路のロジック回路部とが同一半導体基板
に搭載されているＤＲＡＭロジック混載チップの製造方
法に関し、特にロジック回路部での高速化及び高集積化
を図るとともに、メモリセル部でのアクセス速度の向上
を図った半導体集積回路装置の製造方法に関するもので
ある。
【０００２】
【従来の技術】ＤＲＡＭのメモリセル部と、周辺回路と
してのロジック回路部とを備えるＤＲＡＭロジック混載
チップでは、ロジック回路部での高速化および高集積化
を図るために、ロジック回路部の拡散層、特にソース、
ドレイン拡散層を金属シリサイド化するという手法が採
用されている。このようにすると、ソース・ドレイン拡
散層の抵抗が下がり、さらにソース・ドレイン拡散層に
接続するコンタクトの数を少なくすることができるた
め、配線を密に形成することができて高集積化が可能に
なる。このような製造方法として、特開平１０−２５６
５１１号公報に記載の技術や、ＩＥＤＭ９６ Ｐ．５９
７に記載の技術がある。図６はこれら従来技術に基づい
た製造方法であり、先ず、図６（ａ）のように、シリコ
ン基板１０１上にトレンチ分離１０２で素子分離を形成
し、続いてゲート酸化膜１０３を形成した後、ポリシリ
コンを堆積しかつこれをパターニングしてゲート電極１
０４を形成する。続いて、ゲート電極１０４をマスクに
全面にリンをイオン注入してＮ- 拡散層１０８を形成す
る。この後シリコン酸化膜を堆積し、エッチバックして
ゲート電極の側面にシリコン酸化膜のサイドウォール１
１４を形成する。さらに、ロジック回路部では前記サイ
ドウォール１１４を利用してＡｓおよびＢＦ２をそれぞ
れ選択的にイオン注入してソース・ドレイン拡散層を含
むＮ+ 拡散層１１５とＰ+ 拡散層１１６をそれぞれ選択
的に形成する。
してのロジック回路部とを備えるＤＲＡＭロジック混載
チップでは、ロジック回路部での高速化および高集積化
を図るために、ロジック回路部の拡散層、特にソース、
ドレイン拡散層を金属シリサイド化するという手法が採
用されている。このようにすると、ソース・ドレイン拡
散層の抵抗が下がり、さらにソース・ドレイン拡散層に
接続するコンタクトの数を少なくすることができるた
め、配線を密に形成することができて高集積化が可能に
なる。このような製造方法として、特開平１０−２５６
５１１号公報に記載の技術や、ＩＥＤＭ９６ Ｐ．５９
７に記載の技術がある。図６はこれら従来技術に基づい
た製造方法であり、先ず、図６（ａ）のように、シリコ
ン基板１０１上にトレンチ分離１０２で素子分離を形成
し、続いてゲート酸化膜１０３を形成した後、ポリシリ
コンを堆積しかつこれをパターニングしてゲート電極１
０４を形成する。続いて、ゲート電極１０４をマスクに
全面にリンをイオン注入してＮ- 拡散層１０８を形成す
る。この後シリコン酸化膜を堆積し、エッチバックして
ゲート電極の側面にシリコン酸化膜のサイドウォール１
１４を形成する。さらに、ロジック回路部では前記サイ
ドウォール１１４を利用してＡｓおよびＢＦ２をそれぞ
れ選択的にイオン注入してソース・ドレイン拡散層を含
むＮ+ 拡散層１１５とＰ+ 拡散層１１６をそれぞれ選択
的に形成する。
【０００３】続いて、図６（ｂ）のように、全面にシリ
コン窒化膜１０９を薄く堆積した後、ロジック回路部の
シリコン窒化膜１０９を除去し、拡散層１１５，１１６
を露呈する。続いて、チタンをスパッタした上で熱処理
を行うことにより、ロジック回路部の拡散層１１５，１
１６およびゲート電極１０４の上部にチタンシリサイド
層１１７が形成される。この後、シリサイド化されなか
ったチタンをアンモニア水溶液につけて除去する。この
ようにして、ロジック回路部の拡散層１１５，１１６お
よびゲート電極１０４の上部のみにチタンシリサイド１
１７が形成される。続いて、図６（ｃ）のように、全面
に層間酸化膜１１０を堆積し、メモリセル部の容量コン
タクト、ビット線コンタクトの形成される領域にコンタ
クト孔１１１を開口する。その後、全面にポリシリコン
を堆積、エッチバックしてパッドポリシリコン１１２が
形成される。その後、図６（ｄ）に示すように、層間酸
化膜１１８を形成し、その層間酸化膜１１８に開口した
コンタクト１２０，１２５を通してタングステンにより
ビット線１２１が形成され、さらに容量下部電極１２
８、容量絶縁膜１２９、容量上部電極１３０からなるＤ
ＲＡＭ容量１３１が形成され、またコンタクト１１９を
介して配線１２２が形成される。また、層間酸化膜１２
３，１２６，１３２を形成し、コンタクト１３３を通し
てアルミニウムのメタル配線１３４が形成され、ＤＲＡ
Ｍロジック混載チップが形成される。
コン窒化膜１０９を薄く堆積した後、ロジック回路部の
シリコン窒化膜１０９を除去し、拡散層１１５，１１６
を露呈する。続いて、チタンをスパッタした上で熱処理
を行うことにより、ロジック回路部の拡散層１１５，１
１６およびゲート電極１０４の上部にチタンシリサイド
層１１７が形成される。この後、シリサイド化されなか
ったチタンをアンモニア水溶液につけて除去する。この
ようにして、ロジック回路部の拡散層１１５，１１６お
よびゲート電極１０４の上部のみにチタンシリサイド１
１７が形成される。続いて、図６（ｃ）のように、全面
に層間酸化膜１１０を堆積し、メモリセル部の容量コン
タクト、ビット線コンタクトの形成される領域にコンタ
クト孔１１１を開口する。その後、全面にポリシリコン
を堆積、エッチバックしてパッドポリシリコン１１２が
形成される。その後、図６（ｄ）に示すように、層間酸
化膜１１８を形成し、その層間酸化膜１１８に開口した
コンタクト１２０，１２５を通してタングステンにより
ビット線１２１が形成され、さらに容量下部電極１２
８、容量絶縁膜１２９、容量上部電極１３０からなるＤ
ＲＡＭ容量１３１が形成され、またコンタクト１１９を
介して配線１２２が形成される。また、層間酸化膜１２
３，１２６，１３２を形成し、コンタクト１３３を通し
てアルミニウムのメタル配線１３４が形成され、ＤＲＡ
Ｍロジック混載チップが形成される。
【０００４】このような従来のＤＲＡＭロジック混載チ
ップではロジック回路部のソース・ドレイン拡散層等の
Ｐ+ 及びＮ+ 拡散層１１５，１１６にチタンシリサイド
１１７が形成されているので抵抗が低く、オン電流が大
きくなる。しかしながら、前記製造工程順序では、ロジ
ック回路部の拡散層１１５，１１６をチタンシリサイド
化した後に、メモリセル部にパッドポリシリコン１１２
が形成される。ここで、チタンシリサイド１１７は熱に
弱く、熱処理が多いと抵抗が高くなる。そのため、パッ
ドポリシリコン１１２の形成時に熱処理の温度、時間に
制約を受けることになるが、熱処理が少ないとパッドポ
リシリコン１１２自体の抵抗や、パッドポリシリコン１
１２とＮ- 拡散層１０８との接触抵抗が高くなり、メモ
リセル部でのビット線コンタクト抵抗、容量コンタクト
抵抗が大きく、メモリセル部におけるアクセス速度が遅
くなるという問題が生じる。
ップではロジック回路部のソース・ドレイン拡散層等の
Ｐ+ 及びＮ+ 拡散層１１５，１１６にチタンシリサイド
１１７が形成されているので抵抗が低く、オン電流が大
きくなる。しかしながら、前記製造工程順序では、ロジ
ック回路部の拡散層１１５，１１６をチタンシリサイド
化した後に、メモリセル部にパッドポリシリコン１１２
が形成される。ここで、チタンシリサイド１１７は熱に
弱く、熱処理が多いと抵抗が高くなる。そのため、パッ
ドポリシリコン１１２の形成時に熱処理の温度、時間に
制約を受けることになるが、熱処理が少ないとパッドポ
リシリコン１１２自体の抵抗や、パッドポリシリコン１
１２とＮ- 拡散層１０８との接触抵抗が高くなり、メモ
リセル部でのビット線コンタクト抵抗、容量コンタクト
抵抗が大きく、メモリセル部におけるアクセス速度が遅
くなるという問題が生じる。
【０００５】このようなメモリセル部におけるビット線
コンタクト抵抗が高くなることを克服する方法として特
開平９−１８１２６９号公報に示された技術がある。こ
の技術では、図６の従来例と同様に、先ず、図７（ａ）
に示すように、シリコン基板１０１上にトレンチ分離１
０２で素子分離を形成し、ゲート酸化膜１０３を形成
し、ポリシリコンを堆積しかつパターニングしてゲート
電極１０４を形成する。続いてゲート電極１０４をマス
クに全面にリンをイオン注入してＮ- 拡散層１０８を形
成する。この後シリコン酸化膜を堆積し、エッチバック
してゲート電極の側面にサイドウォール１１４を形成す
る。続いて、図７（ｂ）に示すように、全面にシリコン
酸化膜等で層間膜１１０を形成し、メモリセル部のビッ
ト線コンタクト孔を開口する。そして、全面にポリシリ
コンを堆積して前記ビット線コンタクト孔を前記ポリシ
リコンで埋め、続いて前記ポリシリコンをパターニング
してビット線１２１を形成する。
コンタクト抵抗が高くなることを克服する方法として特
開平９−１８１２６９号公報に示された技術がある。こ
の技術では、図６の従来例と同様に、先ず、図７（ａ）
に示すように、シリコン基板１０１上にトレンチ分離１
０２で素子分離を形成し、ゲート酸化膜１０３を形成
し、ポリシリコンを堆積しかつパターニングしてゲート
電極１０４を形成する。続いてゲート電極１０４をマス
クに全面にリンをイオン注入してＮ- 拡散層１０８を形
成する。この後シリコン酸化膜を堆積し、エッチバック
してゲート電極の側面にサイドウォール１１４を形成す
る。続いて、図７（ｂ）に示すように、全面にシリコン
酸化膜等で層間膜１１０を形成し、メモリセル部のビッ
ト線コンタクト孔を開口する。そして、全面にポリシリ
コンを堆積して前記ビット線コンタクト孔を前記ポリシ
リコンで埋め、続いて前記ポリシリコンをパターニング
してビット線１２１を形成する。
【０００６】続いて、図７（ｃ）に示すように、ロジッ
ク回路部の層間膜１１０を除去し、不純物のイオン注入
を行ってソース・ドレイン拡散層を含むＮ+ 拡散層１１
５およびＰ+ 拡散層１１６を形成する。この後、窒素雰
囲気中でアニールし、各拡散層の不純物の活性化をおこ
なう。このとき、同時にメモリセル部のビット線コンタ
クト部でも活性化が行われ、コンタクト抵抗が下がる。
続いて、チタンをスパッタして熱処理し、メモリセル部
のビット線１２１、およびロジック回路部の拡散層１１
５，１１６、ゲート電極１０４の上部にチタンシリサイ
ド１１７が形成される。この後、シリサイド化されなか
ったチタンをアンモニア水溶液につけて除去する。
ク回路部の層間膜１１０を除去し、不純物のイオン注入
を行ってソース・ドレイン拡散層を含むＮ+ 拡散層１１
５およびＰ+ 拡散層１１６を形成する。この後、窒素雰
囲気中でアニールし、各拡散層の不純物の活性化をおこ
なう。このとき、同時にメモリセル部のビット線コンタ
クト部でも活性化が行われ、コンタクト抵抗が下がる。
続いて、チタンをスパッタして熱処理し、メモリセル部
のビット線１２１、およびロジック回路部の拡散層１１
５，１１６、ゲート電極１０４の上部にチタンシリサイ
ド１１７が形成される。この後、シリサイド化されなか
ったチタンをアンモニア水溶液につけて除去する。
【０００７】続いて、図８（ａ）に示すように、全面に
層間酸化膜１２３を堆積し、メモリセル部に容量コンタ
クト孔をＮ- 拡散層１０８に届く深さで開口する。その
後全面にＴｉＮをスパッタ法で堆積し、ついでタングス
テンをＣＶＤ法などで成長してコンタクト孔を埋め込ん
で容量コンタクト１２５を形成する。さらに、層間酸化
膜１２６を形成し、前記容量コンタクト１２５上を開口
し、メモリセル容量１３１の下部電極１２８をタングス
テンで、容量絶縁膜１２９をＴａ2 Ｏ5 で、上部電極１
３０をＴｉＮで形成する。その後、さらに層間酸化膜１
３２を形成し、図８（ｂ）に示すようにコンタクト１３
３と配線１２２、さらにスルーホール１３５と配線１３
４が形成される。
層間酸化膜１２３を堆積し、メモリセル部に容量コンタ
クト孔をＮ- 拡散層１０８に届く深さで開口する。その
後全面にＴｉＮをスパッタ法で堆積し、ついでタングス
テンをＣＶＤ法などで成長してコンタクト孔を埋め込ん
で容量コンタクト１２５を形成する。さらに、層間酸化
膜１２６を形成し、前記容量コンタクト１２５上を開口
し、メモリセル容量１３１の下部電極１２８をタングス
テンで、容量絶縁膜１２９をＴａ2 Ｏ5 で、上部電極１
３０をＴｉＮで形成する。その後、さらに層間酸化膜１
３２を形成し、図８（ｂ）に示すようにコンタクト１３
３と配線１２２、さらにスルーホール１３５と配線１３
４が形成される。
【０００８】このように、この改善された製造方法で
は、ビット線コンタクトにポリシリコンを埋め込んでパ
ッドポリシリコン１１２を形成した後、アニールしてコ
ンタクト抵抗を下げてからロジック回路部の拡散層１１
５，１１６とゲート電極１０４およびビット線１２１上
をチタンシリサイド化しているため、チタンシリサイド
１１７が熱によるダメージを受けることなく、ビット線
１２１のコンタクト１２０を低抵抗化し、メモリセルの
アクセス速度を高速化することが可能となる。
は、ビット線コンタクトにポリシリコンを埋め込んでパ
ッドポリシリコン１１２を形成した後、アニールしてコ
ンタクト抵抗を下げてからロジック回路部の拡散層１１
５，１１６とゲート電極１０４およびビット線１２１上
をチタンシリサイド化しているため、チタンシリサイド
１１７が熱によるダメージを受けることなく、ビット線
１２１のコンタクト１２０を低抵抗化し、メモリセルの
アクセス速度を高速化することが可能となる。
【０００９】
【発明が解決しようとする課題】しかし、この製造方法
では、メモリセル部においてＮ- 拡散層１０８上への容
量コンタクト１２５はＴｉＮとタングステンをコンタク
ト孔内に埋め込んで形成しているため、容量コンタクト
１２５とシリコン基板１０１間のリークが大きくなると
いう問題が生じる。すなわち、容量コンタクト１２５の
底部のＴｉＮがＮ- 拡散層１０８に直接接触している
と、その接触部で欠陥が発生し、それがＮ-拡散層１０
８とシリコン基板１０１のＰＮ接合部まで伸びるため、
そこでリーク電流の増大を引き起こすのである。前記し
た例では、容量コンタクト１２５をＴｉＮとタングステ
ンで形成しているが、現在の技術ではシリコン以外の別
の導電物質、特に金属で埋め込んでも同様に容量コンタ
クト１２５とシリコン基板１０１間のリークは大きくな
る。このように容量コンタクト１２５のリークが大きい
と、メモリセルでの電荷（データ）の保持時間が短くな
り、ＤＲＡＭの信頼性が低下する。
では、メモリセル部においてＮ- 拡散層１０８上への容
量コンタクト１２５はＴｉＮとタングステンをコンタク
ト孔内に埋め込んで形成しているため、容量コンタクト
１２５とシリコン基板１０１間のリークが大きくなると
いう問題が生じる。すなわち、容量コンタクト１２５の
底部のＴｉＮがＮ- 拡散層１０８に直接接触している
と、その接触部で欠陥が発生し、それがＮ-拡散層１０
８とシリコン基板１０１のＰＮ接合部まで伸びるため、
そこでリーク電流の増大を引き起こすのである。前記し
た例では、容量コンタクト１２５をＴｉＮとタングステ
ンで形成しているが、現在の技術ではシリコン以外の別
の導電物質、特に金属で埋め込んでも同様に容量コンタ
クト１２５とシリコン基板１０１間のリークは大きくな
る。このように容量コンタクト１２５のリークが大きい
と、メモリセルでの電荷（データ）の保持時間が短くな
り、ＤＲＡＭの信頼性が低下する。
【００１０】さらに、前記した製造方法では配線層数が
多く、製造コストが高いという問題もある。これは、ビ
ット線１２１を形成する導電層をロジック回路部で配線
として使えれば配線層の数を１つ減らすことができる
が、前記した従来方法では、ビット線１２１をパターニ
ング形成した後にロジック回路部の層間膜１１０をシリ
コン基板１０１の表面にソース・ドレイン拡散層を形成
することが可能となるまでエッチングしているので、ロ
ジック回路部にビット線１２１と同層の配線を形成する
ことが不可能であるためである。
多く、製造コストが高いという問題もある。これは、ビ
ット線１２１を形成する導電層をロジック回路部で配線
として使えれば配線層の数を１つ減らすことができる
が、前記した従来方法では、ビット線１２１をパターニ
ング形成した後にロジック回路部の層間膜１１０をシリ
コン基板１０１の表面にソース・ドレイン拡散層を形成
することが可能となるまでエッチングしているので、ロ
ジック回路部にビット線１２１と同層の配線を形成する
ことが不可能であるためである。
【００１１】本発明の目的は、以下の三条件を同時に満
たすＤＲＡＭロジック混載チップの製造方法を提供する
ことにある。第１はロジック回路部の拡散層をシリサイ
ド化して高速化、高集積化しつつ、ＤＲＡＭのメモリセ
ル部のビット線コンタクト、容量コンタクトの抵抗を低
くしてメモリセルへのアクセス速度を速くすることであ
る。第２は容量コンタクトと半導体基板間のリーク電流
を小さくしてＤＲＡＭのメモリセルでの電荷の保持特性
をよくすることである。第３はロジック回路部にもビッ
ト線と同層の配線を形成することによって配線層数を少
なくし、製造コストを削減することである。
たすＤＲＡＭロジック混載チップの製造方法を提供する
ことにある。第１はロジック回路部の拡散層をシリサイ
ド化して高速化、高集積化しつつ、ＤＲＡＭのメモリセ
ル部のビット線コンタクト、容量コンタクトの抵抗を低
くしてメモリセルへのアクセス速度を速くすることであ
る。第２は容量コンタクトと半導体基板間のリーク電流
を小さくしてＤＲＡＭのメモリセルでの電荷の保持特性
をよくすることである。第３はロジック回路部にもビッ
ト線と同層の配線を形成することによって配線層数を少
なくし、製造コストを削減することである。
【００１２】
【課題を解決するための手段】本発明は、ＤＲＡＭのメ
モリセル部と、周辺回路としてのロジック部とを一つの
半導体基板に搭載しているＤＲＡＭロジック混載チップ
の製造方法であって、前記メモリセル部の拡散層に接続
するビット線及び容量コンタクト形成部にパッドポリシ
リコンを形成する工程と、前記パッドポリシリコンを形
成した後に前記ロジック部の少なくともＭＯＳトランジ
スタのソース・ドレイン拡散層の表面に金属シリサイド
を形成する工程と、その後に層間絶縁膜を形成しかつこ
の層間絶縁膜に前記ソース・ドレイン拡散層上の金属シ
リサイドに接続されるコンタクト孔を開口する工程とを
含むことを特徴とする。また、本発明では、前記パッド
ポリシリコンの一部に接続されるビット線と、前記ソー
ス・ドレイン拡散層に接続される配線とを同時に形成す
る工程と、前記パッドポリシリコンの他の一部に接続さ
れる容量とを形成する工程とを含んでいる。ここで、前
記ビット線と配線とを先に形成し、その上層に前記容量
を形成する。あるいは、前記容量を先に形成し、その上
に前記ビット線と配線とを形成する。
モリセル部と、周辺回路としてのロジック部とを一つの
半導体基板に搭載しているＤＲＡＭロジック混載チップ
の製造方法であって、前記メモリセル部の拡散層に接続
するビット線及び容量コンタクト形成部にパッドポリシ
リコンを形成する工程と、前記パッドポリシリコンを形
成した後に前記ロジック部の少なくともＭＯＳトランジ
スタのソース・ドレイン拡散層の表面に金属シリサイド
を形成する工程と、その後に層間絶縁膜を形成しかつこ
の層間絶縁膜に前記ソース・ドレイン拡散層上の金属シ
リサイドに接続されるコンタクト孔を開口する工程とを
含むことを特徴とする。また、本発明では、前記パッド
ポリシリコンの一部に接続されるビット線と、前記ソー
ス・ドレイン拡散層に接続される配線とを同時に形成す
る工程と、前記パッドポリシリコンの他の一部に接続さ
れる容量とを形成する工程とを含んでいる。ここで、前
記ビット線と配線とを先に形成し、その上層に前記容量
を形成する。あるいは、前記容量を先に形成し、その上
に前記ビット線と配線とを形成する。
【００１３】本発明の好ましい形態としては、半導体基
板にＤＲＡＭのメモリセル部を構成するＭＯＳトランジ
スタと、ロジック部を構成するＭＯＳトランジスタを形
成する工程と、前記各ＭＯＳトランジスタを覆う層間膜
を形成する工程と、前記メモリセル部のＭＯＳトランジ
スタの拡散層に対応して前記層間膜にコンタクト孔を開
口する工程と、前記コンタクト孔にポリシリコンを埋設
してパッドポリシリコンを形成する工程と、前記ロジッ
ク部の前記層間膜を除去し、それぞれＰ型不純物とＮ型
不純物を導入してＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタの各ソース・ドレイン拡散層を形成する工程
と、全面に金属を被着し、かつ熱処理して前記パッドポ
リシリコン上及び前記各ソース・ドレイン拡散層上に金
属シリサイドを形成する工程と、前記メモリセル部及び
ロジック部を覆う層間絶縁膜を形成し、一部の前記パッ
ドポリシリコン上の金属シリサイドに接続されるビット
線を形成すると同時に前記ソース・ドレイン拡散層上の
金属シリサイドに接続される配線を形成する工程と、他
の一部の前記パッドポリシリコン上の金属シリサイドに
接続される容量を形成する工程とを含む。
板にＤＲＡＭのメモリセル部を構成するＭＯＳトランジ
スタと、ロジック部を構成するＭＯＳトランジスタを形
成する工程と、前記各ＭＯＳトランジスタを覆う層間膜
を形成する工程と、前記メモリセル部のＭＯＳトランジ
スタの拡散層に対応して前記層間膜にコンタクト孔を開
口する工程と、前記コンタクト孔にポリシリコンを埋設
してパッドポリシリコンを形成する工程と、前記ロジッ
ク部の前記層間膜を除去し、それぞれＰ型不純物とＮ型
不純物を導入してＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタの各ソース・ドレイン拡散層を形成する工程
と、全面に金属を被着し、かつ熱処理して前記パッドポ
リシリコン上及び前記各ソース・ドレイン拡散層上に金
属シリサイドを形成する工程と、前記メモリセル部及び
ロジック部を覆う層間絶縁膜を形成し、一部の前記パッ
ドポリシリコン上の金属シリサイドに接続されるビット
線を形成すると同時に前記ソース・ドレイン拡散層上の
金属シリサイドに接続される配線を形成する工程と、他
の一部の前記パッドポリシリコン上の金属シリサイドに
接続される容量を形成する工程とを含む。
【００１４】また、本発明の好ましい他の形態として
は、半導体基板にＤＲＡＭのメモリセル部を構成するＭ
ＯＳトランジスタと、ロジック部を構成するＭＯＳトラ
ンジスタを形成する工程と、前記各ＭＯＳトランジスタ
を覆う層間膜を形成する工程と、前記メモリセル部のＭ
ＯＳトランジスタの拡散層に対応して前記層間膜にコン
タクト孔を開口する工程と、前記コンタクト孔にポリシ
リコンを埋設してパッドポリシリコンを形成する工程
と、前記ロジック部の前記層間膜の一部をマスクを用い
て除去し、かつ前記マスクを用いてＰ型不純物あるいは
Ｎ型不純物を導入してそれぞれＰＭＯＳトランジスタと
ＮＭＯＳトランジスタの各ソース・ドレイン拡散層を形
成する工程と、形成された前記各ソース・ドレイン拡散
層上に金属を被着し、かつ熱処理して前記各ソース・ド
レイン拡散層上に金属シリサイドを形成する工程と、前
記メモリセル部及びロジック部を覆う層間絶縁膜を形成
し、一部の前記パッドポリシリコンに接続されるビット
線を形成すると同時に前記ソース・ドレイン拡散層の金
属シリサイドに接続される配線を形成する工程と、他の
一部の前記パッドポリシリコンに接続される容量を形成
する工程とを含む。
は、半導体基板にＤＲＡＭのメモリセル部を構成するＭ
ＯＳトランジスタと、ロジック部を構成するＭＯＳトラ
ンジスタを形成する工程と、前記各ＭＯＳトランジスタ
を覆う層間膜を形成する工程と、前記メモリセル部のＭ
ＯＳトランジスタの拡散層に対応して前記層間膜にコン
タクト孔を開口する工程と、前記コンタクト孔にポリシ
リコンを埋設してパッドポリシリコンを形成する工程
と、前記ロジック部の前記層間膜の一部をマスクを用い
て除去し、かつ前記マスクを用いてＰ型不純物あるいは
Ｎ型不純物を導入してそれぞれＰＭＯＳトランジスタと
ＮＭＯＳトランジスタの各ソース・ドレイン拡散層を形
成する工程と、形成された前記各ソース・ドレイン拡散
層上に金属を被着し、かつ熱処理して前記各ソース・ド
レイン拡散層上に金属シリサイドを形成する工程と、前
記メモリセル部及びロジック部を覆う層間絶縁膜を形成
し、一部の前記パッドポリシリコンに接続されるビット
線を形成すると同時に前記ソース・ドレイン拡散層の金
属シリサイドに接続される配線を形成する工程と、他の
一部の前記パッドポリシリコンに接続される容量を形成
する工程とを含む。
【００１５】本発明では、メモリセル部のパッドポリシ
リコンを先に形成し、その後に金属シリサイドを形成す
るので、パッドポリシリコンを形成した後に十分な熱処
理を行ってパッドポリシリコンの抵抗およびパッドポリ
シリコンと拡散層の接触抵抗を低くしても、金属シリサ
イドが熱によるダメージを受けることがなく、ロジック
回路部の拡散層をシリサイド化して高速化、高集積化し
つつ、メモリセル部のメモリセルへのアクセス速度を速
くすることが可能となる。また、容量コンタクトをポリ
シリコンで構成することで、コンタクトと半導体基板間
のリーク電流を小さくしてＤＲＡＭのメモリセルでの電
荷の保持特性を改善することが可能となる。さらに、ロ
ジック回路部にもビット線と同層の配線を形成すること
によって配線層数を少なくし、製造コストを削減するこ
とが可能になる。
リコンを先に形成し、その後に金属シリサイドを形成す
るので、パッドポリシリコンを形成した後に十分な熱処
理を行ってパッドポリシリコンの抵抗およびパッドポリ
シリコンと拡散層の接触抵抗を低くしても、金属シリサ
イドが熱によるダメージを受けることがなく、ロジック
回路部の拡散層をシリサイド化して高速化、高集積化し
つつ、メモリセル部のメモリセルへのアクセス速度を速
くすることが可能となる。また、容量コンタクトをポリ
シリコンで構成することで、コンタクトと半導体基板間
のリーク電流を小さくしてＤＲＡＭのメモリセルでの電
荷の保持特性を改善することが可能となる。さらに、ロ
ジック回路部にもビット線と同層の配線を形成すること
によって配線層数を少なくし、製造コストを削減するこ
とが可能になる。
【００１６】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１に、本発明の第１の実施形態に
よるＤＲＡＭロジック混載チップの製造方法を示す。は
じめに、図１（ａ）に示すようにｐ型シリコン基板１０
１上の素子分離領域に溝を形成し、かつその溝を絶縁膜
で埋め込んでトレンチ分離１０２を形成する。続いて、
図１（ｂ）のように、ゲート酸化を行ってゲート酸化膜
１０３を形成し、さらにその上に、ポリシリコン１０４
とタングステンシリサイド１０５を堆積し、さらにその
上にシリコン窒化膜１０６を堆積した上で、フォトリソ
グラフィと異方性エッチングの技術によりパターニング
してゲート電極１０７を形成する。続いて、前記ゲート
電極１０７をマスクにリンを２Ｅ１３／ｃｍ2 イオン注
入してＮ- 拡散層１０８を形成する。この後全面にシリ
コン窒化膜１０９を８０ｎｍの厚さに堆積する。
参照して説明する。図１に、本発明の第１の実施形態に
よるＤＲＡＭロジック混載チップの製造方法を示す。は
じめに、図１（ａ）に示すようにｐ型シリコン基板１０
１上の素子分離領域に溝を形成し、かつその溝を絶縁膜
で埋め込んでトレンチ分離１０２を形成する。続いて、
図１（ｂ）のように、ゲート酸化を行ってゲート酸化膜
１０３を形成し、さらにその上に、ポリシリコン１０４
とタングステンシリサイド１０５を堆積し、さらにその
上にシリコン窒化膜１０６を堆積した上で、フォトリソ
グラフィと異方性エッチングの技術によりパターニング
してゲート電極１０７を形成する。続いて、前記ゲート
電極１０７をマスクにリンを２Ｅ１３／ｃｍ2 イオン注
入してＮ- 拡散層１０８を形成する。この後全面にシリ
コン窒化膜１０９を８０ｎｍの厚さに堆積する。
【００１７】続いて、図１（ｃ）のように、全面に層間
膜となるシリコン酸化膜１１０を堆積し、フォトリソグ
ラフィの技術を用いてメモリセル部の容量コンタクト部
およびビット線コンタクト部にコンタクト孔１１１を開
口する。この開口は、始めに前記シリコン窒化膜１０９
をストッパーとして前記シリコン酸化膜１１０を異方性
エッチングした後、今度はシリコン酸化膜１１０はエッ
チングされない条件で、シリコン窒化膜１０９だけを異
方性エッチングして形成する。続いて、リンが２Ｅ２０
／ｃｍ3 ドープされたポリシリコンを全面に堆積し、か
つエッチバックして前記コンタクト孔１１１を前記リン
がドープされたポリシリコンで埋め込み、この埋め込ま
れたポリシリコンでパッドポリシリコン１１２を形成す
る。
膜となるシリコン酸化膜１１０を堆積し、フォトリソグ
ラフィの技術を用いてメモリセル部の容量コンタクト部
およびビット線コンタクト部にコンタクト孔１１１を開
口する。この開口は、始めに前記シリコン窒化膜１０９
をストッパーとして前記シリコン酸化膜１１０を異方性
エッチングした後、今度はシリコン酸化膜１１０はエッ
チングされない条件で、シリコン窒化膜１０９だけを異
方性エッチングして形成する。続いて、リンが２Ｅ２０
／ｃｍ3 ドープされたポリシリコンを全面に堆積し、か
つエッチバックして前記コンタクト孔１１１を前記リン
がドープされたポリシリコンで埋め込み、この埋め込ま
れたポリシリコンでパッドポリシリコン１１２を形成す
る。
【００１８】続いて、図１（ｄ）に示すように、メモリ
セル部を覆い、ロジック回路部が開口するようにレジス
トマスク１１３を形成し、それをマスクに異方性エッチ
ングを行う。このエッチングは、はじめはシリコン窒化
膜１０９がエッチングされない条件で層間膜であるシリ
コン酸化膜１１０をエッチングし、次にシリコン酸化膜
１１０、シリコン基板１０１がエッチングされない条件
でシリコン窒化膜１０９をエッチングする。このシリコ
ン窒化膜１０９のエッチング時に、ロジック回路部のゲ
ート電極１０７の側壁にシリコン窒化膜１０９でサイド
ウォール１１４が形成される。この後、詳細な図示は省
略するが、１０ｎｍの厚さにシリコン酸化膜を全面に堆
積する。そして、フォトリソグラフィの技術によりロジ
ック回路部のＮＭＯＳ部が開口するレジストマスクを形
成してＡｓを３Ｅ１５／ｃｍ2 でイオン注入してＮＭＯ
Ｓのソース・ドレイン拡散層を含むＮ+ 拡散層１１５を
形成する。続いて、ＰＭＯＳ部が開口するレジストマス
クを形成してＢＦ2 を１Ｅ１５／ｃｍ2 でイオン注入し
てＰＭＯＳのソース・ドレイン拡散層を含むＰ+ 拡散層
１１６を形成する。しかる後、窒素雰囲気中で１０００
℃，３０秒のランプアニールを行う。このランプアニー
ルにより、メモリセル部のパッドポリシリコン１１２の
抵抗がＮ- 拡散層１０８との接触部も含めて低下され
る。また、ロジック回路部のソース・ドレイン拡散層１
１５，１１６の不純物の活性化が進み、層抵抗が下が
る。
セル部を覆い、ロジック回路部が開口するようにレジス
トマスク１１３を形成し、それをマスクに異方性エッチ
ングを行う。このエッチングは、はじめはシリコン窒化
膜１０９がエッチングされない条件で層間膜であるシリ
コン酸化膜１１０をエッチングし、次にシリコン酸化膜
１１０、シリコン基板１０１がエッチングされない条件
でシリコン窒化膜１０９をエッチングする。このシリコ
ン窒化膜１０９のエッチング時に、ロジック回路部のゲ
ート電極１０７の側壁にシリコン窒化膜１０９でサイド
ウォール１１４が形成される。この後、詳細な図示は省
略するが、１０ｎｍの厚さにシリコン酸化膜を全面に堆
積する。そして、フォトリソグラフィの技術によりロジ
ック回路部のＮＭＯＳ部が開口するレジストマスクを形
成してＡｓを３Ｅ１５／ｃｍ2 でイオン注入してＮＭＯ
Ｓのソース・ドレイン拡散層を含むＮ+ 拡散層１１５を
形成する。続いて、ＰＭＯＳ部が開口するレジストマス
クを形成してＢＦ2 を１Ｅ１５／ｃｍ2 でイオン注入し
てＰＭＯＳのソース・ドレイン拡散層を含むＰ+ 拡散層
１１６を形成する。しかる後、窒素雰囲気中で１０００
℃，３０秒のランプアニールを行う。このランプアニー
ルにより、メモリセル部のパッドポリシリコン１１２の
抵抗がＮ- 拡散層１０８との接触部も含めて低下され
る。また、ロジック回路部のソース・ドレイン拡散層１
１５，１１６の不純物の活性化が進み、層抵抗が下が
る。
【００１９】続いて、前記１０ｎｍの厚さのシリコン酸
化膜を除去してロジック部のＮ+ 及びＰ+ の各拡散層１
１５，１１６およびメモリセル部のパッドポリシリコン
１１２の上部を露出する。そして、チタンを４０ｎｍの
厚さで堆積して６５０℃程度で窒素雰囲気中でアニール
し、ロジック回路部の各拡散層上およびメモリセル部の
パッドポリシリコン上にそれぞれチタンシリサイド１１
７が形成される。この後、未反応のチタンをフッ酸でエ
ッチング除去し、再度窒素雰囲気中で８００℃程度で熱
処理し、チタンシリサイドの層転移を起こし低抵抗化す
る。以上のようにして図１（ｅ）に示したようになる。
化膜を除去してロジック部のＮ+ 及びＰ+ の各拡散層１
１５，１１６およびメモリセル部のパッドポリシリコン
１１２の上部を露出する。そして、チタンを４０ｎｍの
厚さで堆積して６５０℃程度で窒素雰囲気中でアニール
し、ロジック回路部の各拡散層上およびメモリセル部の
パッドポリシリコン上にそれぞれチタンシリサイド１１
７が形成される。この後、未反応のチタンをフッ酸でエ
ッチング除去し、再度窒素雰囲気中で８００℃程度で熱
処理し、チタンシリサイドの層転移を起こし低抵抗化す
る。以上のようにして図１（ｅ）に示したようになる。
【００２０】続いて、図２（ａ）のように、全面にシリ
コン酸化膜等の層間酸化膜１１８を堆積し、ＣＭＰを行
って平坦化する。その後、メモリセルのビット線コンタ
クト部およびロジック回路部にコンタクト孔を開口し、
チタン、窒化チタン、タングステンを堆積し、これをエ
ッチバックしてコンタクト孔を埋め込み、コンタクト１
１９，１２０を形成する。続いてタングステンを堆積、
パターニングしてビット線１２１および周辺回路部の配
線１２２を形成する。さらに、図２（ｂ）のように、層
間酸化膜１２３を形成し、容量コンタクト孔１２４を開
口してチタン、窒化チタン、タングステンを堆積し、こ
れをエッチバックしてコンタクト孔１２４を埋め込み、
容量コンタクト１２５を形成する。続いて、前記容量コ
ンタクト１２５を覆う層間酸化膜１２６を形成し、前記
容量コンタクト１２５上に開口１２７を設け、前記開口
内に容量下部電極１２８をタングステンで形成し、容量
絶縁膜１２９をＴａ2 Ｏ5 で、容量上部電極１３０をＴ
ｉＮで形成し、容量１３１を形成する。その後、層層間
酸化膜１３２を堆積し、図２（ｃ）に示すように、コン
タクト１３３及びアルミニウム配線１３４を形成してＤ
ＲＡＭロジック混載チップが製造される。
コン酸化膜等の層間酸化膜１１８を堆積し、ＣＭＰを行
って平坦化する。その後、メモリセルのビット線コンタ
クト部およびロジック回路部にコンタクト孔を開口し、
チタン、窒化チタン、タングステンを堆積し、これをエ
ッチバックしてコンタクト孔を埋め込み、コンタクト１
１９，１２０を形成する。続いてタングステンを堆積、
パターニングしてビット線１２１および周辺回路部の配
線１２２を形成する。さらに、図２（ｂ）のように、層
間酸化膜１２３を形成し、容量コンタクト孔１２４を開
口してチタン、窒化チタン、タングステンを堆積し、こ
れをエッチバックしてコンタクト孔１２４を埋め込み、
容量コンタクト１２５を形成する。続いて、前記容量コ
ンタクト１２５を覆う層間酸化膜１２６を形成し、前記
容量コンタクト１２５上に開口１２７を設け、前記開口
内に容量下部電極１２８をタングステンで形成し、容量
絶縁膜１２９をＴａ2 Ｏ5 で、容量上部電極１３０をＴ
ｉＮで形成し、容量１３１を形成する。その後、層層間
酸化膜１３２を堆積し、図２（ｃ）に示すように、コン
タクト１３３及びアルミニウム配線１３４を形成してＤ
ＲＡＭロジック混載チップが製造される。
【００２１】本実施形態では、従来例と同様にロジック
回路部のソース・ドレイン拡散層１１５，１１６がチタ
ンシリサイド１１７によりシリサイド化されているので
ロジック回路部の高速化と高集積化は達成される。ま
た、ＤＲＡＭメモリセル部では容量コンタクト１２５、
ビット線コンタクト１２０のパッドポリシリコン１１２
に高温のランプアニールが入るため、これらパッドポリ
シリコン１１２が、Ｎ-拡散層１０８との接触抵抗も含
めて低抵抗化される。なお、これらパッドポリシリコン
１１２上に形成されるビット線コンタクト１２０、容量
コンタクト１２５はタングステンで形成されているため
に抵抗が低いものとなり、ＤＲＡＭのアクセス速度が速
いという利点が得られる。また、容量コンタクト１２５
でＮ- 拡散層１０８と接触するのはパッドポリシリコン
１１２であるためシリコン基板１０１との間のリーク電
流が小さくなり、ＤＲＡＭの保持特性が改善される。な
お、容量コンタクト１２５のチタン、窒化チタン、タン
グステンとパッドポリシリコン１１２の接触部はＰＮ接
合と離れているため、この部分でリーク電流が増大する
ことはない。さらに、ロジック回路部ではビット線１２
１と同層で配線１２２が形成されるので、配線層数を少
なくすることができ、製造コストが削減される。
回路部のソース・ドレイン拡散層１１５，１１６がチタ
ンシリサイド１１７によりシリサイド化されているので
ロジック回路部の高速化と高集積化は達成される。ま
た、ＤＲＡＭメモリセル部では容量コンタクト１２５、
ビット線コンタクト１２０のパッドポリシリコン１１２
に高温のランプアニールが入るため、これらパッドポリ
シリコン１１２が、Ｎ-拡散層１０８との接触抵抗も含
めて低抵抗化される。なお、これらパッドポリシリコン
１１２上に形成されるビット線コンタクト１２０、容量
コンタクト１２５はタングステンで形成されているため
に抵抗が低いものとなり、ＤＲＡＭのアクセス速度が速
いという利点が得られる。また、容量コンタクト１２５
でＮ- 拡散層１０８と接触するのはパッドポリシリコン
１１２であるためシリコン基板１０１との間のリーク電
流が小さくなり、ＤＲＡＭの保持特性が改善される。な
お、容量コンタクト１２５のチタン、窒化チタン、タン
グステンとパッドポリシリコン１１２の接触部はＰＮ接
合と離れているため、この部分でリーク電流が増大する
ことはない。さらに、ロジック回路部ではビット線１２
１と同層で配線１２２が形成されるので、配線層数を少
なくすることができ、製造コストが削減される。
【００２２】なお、本実施形態では、ロジック回路部の
ソース・ドレイン拡散層１１５，１１６上およびメモリ
セル部のパッドポリシリコン１１２上をチタンシリサイ
ド化したが、チタンシリサイドでなくても他の低抵抗な
シリサイド、例えばコバルトシリサイドなどでもよい。
ソース・ドレイン拡散層１１５，１１６上およびメモリ
セル部のパッドポリシリコン１１２上をチタンシリサイ
ド化したが、チタンシリサイドでなくても他の低抵抗な
シリサイド、例えばコバルトシリサイドなどでもよい。
【００２３】前記第１の実施形態では、本発明をＤＲＡ
Ｍ部がＣＯＢ（Capacitor Over Bitline : ビット線の
上にＤＲＡＭ容量を形成する構造）のＤＲＡＭロジック
混載チップに適用したが、ＤＲＡＭ部がＣＵＢ（Capaci
tor Under Bit line :ビット線の下にＤＲＡＭ容量を形
成する構造）のＤＲＡＭロジック混載チップについても
適用することができる。第２の実施形態はこのようなＣ
ＵＢを適用したＤＲＡＭロジック混載チップの製造方法
である。図３はその製造工程の断面図であり、第１の実
施形態と等価な部分には同一符号を付してある。先ず、
ロジック回路部のソース・ドレイン拡散層１１５，１１
６およびメモリセル部のパッドポリシリコン１１２上部
をチタンシリサイド化するまでの工程、すなわち、図１
（ｅ）までは第１の実施形態と同様である。その後、図
３（ａ）のように、全面にシリコン酸化膜等の層間酸化
膜１１８を堆積し、かつＣＭＰで平坦化する。さらに、
フォトリソグラフィと異方性エッチングの技術を用いて
容量形成部の層間酸化膜１１８をパッドポリシリコン１
１２上のチタンシリサイド１１７に届くまでエッチング
する。続いて、容量下部電極１２８をタングステンで形
成し、容量絶縁膜１２９をＴａ2 Ｏ5 で形成し、さらに
容量上部電極１３０をＴｉＮで形成する。
Ｍ部がＣＯＢ（Capacitor Over Bitline : ビット線の
上にＤＲＡＭ容量を形成する構造）のＤＲＡＭロジック
混載チップに適用したが、ＤＲＡＭ部がＣＵＢ（Capaci
tor Under Bit line :ビット線の下にＤＲＡＭ容量を形
成する構造）のＤＲＡＭロジック混載チップについても
適用することができる。第２の実施形態はこのようなＣ
ＵＢを適用したＤＲＡＭロジック混載チップの製造方法
である。図３はその製造工程の断面図であり、第１の実
施形態と等価な部分には同一符号を付してある。先ず、
ロジック回路部のソース・ドレイン拡散層１１５，１１
６およびメモリセル部のパッドポリシリコン１１２上部
をチタンシリサイド化するまでの工程、すなわち、図１
（ｅ）までは第１の実施形態と同様である。その後、図
３（ａ）のように、全面にシリコン酸化膜等の層間酸化
膜１１８を堆積し、かつＣＭＰで平坦化する。さらに、
フォトリソグラフィと異方性エッチングの技術を用いて
容量形成部の層間酸化膜１１８をパッドポリシリコン１
１２上のチタンシリサイド１１７に届くまでエッチング
する。続いて、容量下部電極１２８をタングステンで形
成し、容量絶縁膜１２９をＴａ2 Ｏ5 で形成し、さらに
容量上部電極１３０をＴｉＮで形成する。
【００２４】次いで、図３（ｂ）のように、シリコン酸
化膜等の層間酸化膜１２３を堆積し、メモリセル部のビ
ット線コンタクト１２０とロジック回路部のコンタクト
１１９をタングステンで形成し、さらにタングステン配
線でビット線１２１とロジック部配線１２２を形成す
る。その後、層間酸化膜１３２を堆積してスルーホール
１３５を開口し、２層目のメタル配線１３４をアルミニ
ウムで形成してＤＲＡＭが製造される。
化膜等の層間酸化膜１２３を堆積し、メモリセル部のビ
ット線コンタクト１２０とロジック回路部のコンタクト
１１９をタングステンで形成し、さらにタングステン配
線でビット線１２１とロジック部配線１２２を形成す
る。その後、層間酸化膜１３２を堆積してスルーホール
１３５を開口し、２層目のメタル配線１３４をアルミニ
ウムで形成してＤＲＡＭが製造される。
【００２５】本実施形態によるＤＲＡＭロジック混載チ
ップでは、前記した第１の実施形態の利点が得られると
ともに、容量を形成した後にその上層にビット線を形成
しているので、容量コンタクトを通す領域を確保する必
要がない分ビット線の寸法を大きくでき、かつの配置の
自由度が高められるので、ビット線の抵抗が低くなり、
ＤＲＡＭ部のアクセス速度が向上するという利点も得ら
れる。
ップでは、前記した第１の実施形態の利点が得られると
ともに、容量を形成した後にその上層にビット線を形成
しているので、容量コンタクトを通す領域を確保する必
要がない分ビット線の寸法を大きくでき、かつの配置の
自由度が高められるので、ビット線の抵抗が低くなり、
ＤＲＡＭ部のアクセス速度が向上するという利点も得ら
れる。
【００２６】次に、第３の実施形態は、ロジック回路部
の層間膜のエッチングをソース・ドレイン拡散層のイオ
ン注入のマスクを用いて行っている。以下、第３の実施
形態による製造方法を説明する。なお、第１及び第２の
実施形態と等価な部分には同一符号を付してある。図４
（ａ）は、図１（ａ）〜（ｃ）に示した第１の実施形態
と同様に、ゲート電極をパターニングし、後、ここでは
図には示されないが全面を熱酸化処理して１０ｎｍの厚
さのシリコン酸化膜を形成し、その上でシリコン窒化膜
１０９及びシリコン酸化膜１１０を形成し、さらにパッ
ドポリシリコン１１２を形成した状態を示している。し
かる後、図４（ａ）に示すように、全面にシリコン窒化
膜１４０を５００Å堆積する。続いて、図４（ｂ）に示
すように、フォトリソグラフィの技術によりメモリセル
部以外のＮＭＯＳ形成領域を開口するようにレジストマ
スク１４１を形成する。次に、これをマスクにシリコン
基板１０１上の図外の１０ｎｍの厚さのシリコン酸化膜
が露出するまで層間膜１１０をエッチングする。このエ
ッチングは、はじめにシリコン窒化膜１４０を異方性エ
ッチングし、続いてシリコン窒化膜１０９をストッパと
してシリコン酸化膜１１０を異方性エッチングし、その
後シリコン酸化膜１１０はエッチングされない条件で、
シリコン窒化膜１０９だけを異方性エッチングする。こ
のエッチングによりゲート電極１０７の側壁にはサイド
ウォール１１４が形成される。続いて前記レジストマス
ク１４１を残したままヒ素を３Ｅ１５／ｃｍ2 イオン注
入してソース・ドレイン拡散層を含むＮ+ 拡散層１１５
を形成する。その後、レジストマスク１７１を除去す
る。
の層間膜のエッチングをソース・ドレイン拡散層のイオ
ン注入のマスクを用いて行っている。以下、第３の実施
形態による製造方法を説明する。なお、第１及び第２の
実施形態と等価な部分には同一符号を付してある。図４
（ａ）は、図１（ａ）〜（ｃ）に示した第１の実施形態
と同様に、ゲート電極をパターニングし、後、ここでは
図には示されないが全面を熱酸化処理して１０ｎｍの厚
さのシリコン酸化膜を形成し、その上でシリコン窒化膜
１０９及びシリコン酸化膜１１０を形成し、さらにパッ
ドポリシリコン１１２を形成した状態を示している。し
かる後、図４（ａ）に示すように、全面にシリコン窒化
膜１４０を５００Å堆積する。続いて、図４（ｂ）に示
すように、フォトリソグラフィの技術によりメモリセル
部以外のＮＭＯＳ形成領域を開口するようにレジストマ
スク１４１を形成する。次に、これをマスクにシリコン
基板１０１上の図外の１０ｎｍの厚さのシリコン酸化膜
が露出するまで層間膜１１０をエッチングする。このエ
ッチングは、はじめにシリコン窒化膜１４０を異方性エ
ッチングし、続いてシリコン窒化膜１０９をストッパと
してシリコン酸化膜１１０を異方性エッチングし、その
後シリコン酸化膜１１０はエッチングされない条件で、
シリコン窒化膜１０９だけを異方性エッチングする。こ
のエッチングによりゲート電極１０７の側壁にはサイド
ウォール１１４が形成される。続いて前記レジストマス
ク１４１を残したままヒ素を３Ｅ１５／ｃｍ2 イオン注
入してソース・ドレイン拡散層を含むＮ+ 拡散層１１５
を形成する。その後、レジストマスク１７１を除去す
る。
【００２７】次に、図４（ｃ）に示すように、ＰＭＯＳ
形成領域を開口するようにレジストマスク１４２を形成
し、これをマスクに前記ＮＭＯＳ形成領域と同様にシリ
コン基板１０１上の前記１０ｎｍの厚さのシリコン酸化
膜が露出するまで層間膜１１０をエッチングする。続い
てレジストマスク１４２を残したままＢＦ2 を１Ｅ１５
／ｃｍ2 イオン注入してソース・ドレイン拡散層を含む
Ｐ+ 拡散層１１６を形成する。その後、前記レジストマ
スク１４２を除去する。この後、窒素雰囲気中で１００
０℃，３０秒のランプアニールを行う。このランプアニ
ールにより、メモリセル部のパッドポリシリコン１１２
の抵抗がＮ- 拡散層１０８との接触部も含めて低下す
る。また、ロジック回路部の各拡散層１１５，１１６の
不純物の活性化が進み層抵抗が低下する。
形成領域を開口するようにレジストマスク１４２を形成
し、これをマスクに前記ＮＭＯＳ形成領域と同様にシリ
コン基板１０１上の前記１０ｎｍの厚さのシリコン酸化
膜が露出するまで層間膜１１０をエッチングする。続い
てレジストマスク１４２を残したままＢＦ2 を１Ｅ１５
／ｃｍ2 イオン注入してソース・ドレイン拡散層を含む
Ｐ+ 拡散層１１６を形成する。その後、前記レジストマ
スク１４２を除去する。この後、窒素雰囲気中で１００
０℃，３０秒のランプアニールを行う。このランプアニ
ールにより、メモリセル部のパッドポリシリコン１１２
の抵抗がＮ- 拡散層１０８との接触部も含めて低下す
る。また、ロジック回路部の各拡散層１１５，１１６の
不純物の活性化が進み層抵抗が低下する。
【００２８】続いて、図４（ｄ）に示すように、開口部
の１０ｎｍの厚さのシリコン酸化膜をエッチングして拡
散層１１５，１１６を露出し、チタンを４０ｎｍの厚さ
でスパッタして６５０℃程度の窒素雰囲気中でアニール
する。これによりロジック回路部の拡散層１１５，１１
６上にチタンシリサイド１１７が形成される。この後、
未反応のチタンをフッ酸でエッチング除去し、再度窒素
雰囲気中で８００℃程度で熱処理し、チタンシリサイド
の層転移を起こし低抵抗化する。なお、本実施形態で
は、メモリセル部のパッドポリシリコン１１２上はシリ
コン窒化膜１４０で覆われているためチタンシリサイド
化されない。
の１０ｎｍの厚さのシリコン酸化膜をエッチングして拡
散層１１５，１１６を露出し、チタンを４０ｎｍの厚さ
でスパッタして６５０℃程度の窒素雰囲気中でアニール
する。これによりロジック回路部の拡散層１１５，１１
６上にチタンシリサイド１１７が形成される。この後、
未反応のチタンをフッ酸でエッチング除去し、再度窒素
雰囲気中で８００℃程度で熱処理し、チタンシリサイド
の層転移を起こし低抵抗化する。なお、本実施形態で
は、メモリセル部のパッドポリシリコン１１２上はシリ
コン窒化膜１４０で覆われているためチタンシリサイド
化されない。
【００２９】続いて、図５（ａ）に示すように、全面に
シリコン酸化膜１４３を堆積し、かつ前記シリコン窒化
膜１４０をストッパーにシリコン酸化膜１４３をＣＭＰ
により平坦化する。続いて、図５（ｂ）のように、層間
酸化膜１１８を形成し、第２の実施形態と同様に容量下
部電極１２８、容量絶縁膜１２９、容量上部電極１３０
を形成してＤＲＡＭ容量１３１を形成する。その後、図
５（ｃ）のように、層間酸化膜１２３を堆積し、メモリ
セル部のビット線コンタクト１２０とロジック回路部の
コンタクト１１９をタングステンで形成し、さらに、タ
ングステン配線によりビット線１２１及びロジック部配
線１２２を形成し、その上に層間酸化膜１３２を形成
し、これにスルーホール１３５、アルミニウム配線１３
４を形成してＤＲＡＭロジック混載チップが製造され
る。
シリコン酸化膜１４３を堆積し、かつ前記シリコン窒化
膜１４０をストッパーにシリコン酸化膜１４３をＣＭＰ
により平坦化する。続いて、図５（ｂ）のように、層間
酸化膜１１８を形成し、第２の実施形態と同様に容量下
部電極１２８、容量絶縁膜１２９、容量上部電極１３０
を形成してＤＲＡＭ容量１３１を形成する。その後、図
５（ｃ）のように、層間酸化膜１２３を堆積し、メモリ
セル部のビット線コンタクト１２０とロジック回路部の
コンタクト１１９をタングステンで形成し、さらに、タ
ングステン配線によりビット線１２１及びロジック部配
線１２２を形成し、その上に層間酸化膜１３２を形成
し、これにスルーホール１３５、アルミニウム配線１３
４を形成してＤＲＡＭロジック混載チップが製造され
る。
【００３０】本実施形態では、第１の実施形態と同様
に、ロジック回路部の拡散層１１５，１１６にチタンシ
リサイド１１７が形成されているのでロジック回路が高
速、高集積である。また、ＤＲＡＭメモリセル部の容量
１３１とビット線コンタクト１２０にパッドポリシリコ
ン１１２が形成されており、高温のランプアニールが入
っているためにＤＲＡＭのアクセス速度が速く保持特性
がよいという利点がある。また、第２の実施形態と同様
に、ビット線１２１をメタル配線の制約を受けずに形成
できビット線の寸法を大きくできるので、ビット線１２
１の抵抗が低くなり、ＤＲＡＭのメモリセルのアクセス
速度が向上するという利点がある。さらに、本実施形態
ではメモリセル部以外のＮＭＯＳ領域およびＰＭＯＳ領
域の層間膜１１０をエッチングするためのレジストマス
ク１４１，１４２を、Ｎ+ 拡散層１１５およびＰ+ 拡散
層１１６のイオン注入のマスクとしても使っているた
め、フォトリソグラフィ工程が少なく、製造コストが安
いという利点がある。
に、ロジック回路部の拡散層１１５，１１６にチタンシ
リサイド１１７が形成されているのでロジック回路が高
速、高集積である。また、ＤＲＡＭメモリセル部の容量
１３１とビット線コンタクト１２０にパッドポリシリコ
ン１１２が形成されており、高温のランプアニールが入
っているためにＤＲＡＭのアクセス速度が速く保持特性
がよいという利点がある。また、第２の実施形態と同様
に、ビット線１２１をメタル配線の制約を受けずに形成
できビット線の寸法を大きくできるので、ビット線１２
１の抵抗が低くなり、ＤＲＡＭのメモリセルのアクセス
速度が向上するという利点がある。さらに、本実施形態
ではメモリセル部以外のＮＭＯＳ領域およびＰＭＯＳ領
域の層間膜１１０をエッチングするためのレジストマス
ク１４１，１４２を、Ｎ+ 拡散層１１５およびＰ+ 拡散
層１１６のイオン注入のマスクとしても使っているた
め、フォトリソグラフィ工程が少なく、製造コストが安
いという利点がある。
【００３１】
【発明の効果】以上説明したように本発明は、ＤＲＡＭ
のメモリセル部とロジック部とを一つの半導体基板に搭
載しているＤＲＡＭロジック混載チップの製造に際し、
メモリセル部のパッドポリシリコンを先に形成し、その
後に金属シリサイドを形成するので、パッドポリシリコ
ンを形成した後に十分な熱処理を行ってパッドポリシリ
コンの抵抗およびパッドポリシリコンと拡散層の接触抵
抗を低くしても、金属シリサイドが熱によるダメージを
受けることがなく、ロジック回路部の拡散層をシリサイ
ド化して高速化、高集積化しつつ、メモリセル部のメモ
リセルへのアクセス速度を速くすることが可能となる。
また、メモリセルの電荷を蓄積する容量コンタクトをポ
リシリコンで構成することで、コンタクトと半導体基板
間のリーク電流を小さくしてＤＲＡＭのメモリセルでの
電荷の保持特性を改善することが可能となる。さらに、
ロジック回路部にもメモリセル部のビット線と同層の配
線を形成することによって配線層数を少なくし、製造コ
ストを削減することが可能になる。
のメモリセル部とロジック部とを一つの半導体基板に搭
載しているＤＲＡＭロジック混載チップの製造に際し、
メモリセル部のパッドポリシリコンを先に形成し、その
後に金属シリサイドを形成するので、パッドポリシリコ
ンを形成した後に十分な熱処理を行ってパッドポリシリ
コンの抵抗およびパッドポリシリコンと拡散層の接触抵
抗を低くしても、金属シリサイドが熱によるダメージを
受けることがなく、ロジック回路部の拡散層をシリサイ
ド化して高速化、高集積化しつつ、メモリセル部のメモ
リセルへのアクセス速度を速くすることが可能となる。
また、メモリセルの電荷を蓄積する容量コンタクトをポ
リシリコンで構成することで、コンタクトと半導体基板
間のリーク電流を小さくしてＤＲＡＭのメモリセルでの
電荷の保持特性を改善することが可能となる。さらに、
ロジック回路部にもメモリセル部のビット線と同層の配
線を形成することによって配線層数を少なくし、製造コ
ストを削減することが可能になる。
【図１】本発明の第１の実施形態を製造工程順に示す断
面図のその１である。
面図のその１である。
【図２】本発明の第１の実施形態を製造工程順に示す断
面図のその２である。
面図のその２である。
【図３】本発明の第２の実施形態の製造工程の一部を示
す断面図である。
す断面図である。
【図４】本発明の第３の実施形態を製造工程順に示す断
面図のその１である。
面図のその１である。
【図５】本発明の第３の実施形態を製造工程順に示す断
面図のその２である。
面図のその２である。
【図６】従来の製造方法の一例を製造工程順に示す断面
図である。
図である。
【図７】従来の改善された製造方法を製造工程順に示す
断面図のその１である。
断面図のその１である。
【図８】従来の改善された製造方法を製造工程順に示す
断面図のその２である。
断面図のその２である。
１０１ シリコン基板
１０４ ポリシリコン
１０９ シリコン窒化膜
１１０ 層間膜（シリコン酸化膜）
１１２ パッドポリシリコン
１１４ サイドウォール
１１５ Ｎ+ 拡散層
１１６ Ｐ+ 拡散層
１１７ チタンシリサイド
１２０ ビット線コンタクト
１２１ ビット線
１２２ 配線
１２８ 容量下部電極
１２９ 容量絶縁膜
１３０ 容量上部電極
１３１ 容量
１３３ コンタクト
１３４ メタル配線
フロントページの続き
(56)参考文献 特開 平９−252098（ＪＰ，Ａ)
特開 平10−247664（ＪＰ，Ａ)
特開 平９−321242（ＪＰ，Ａ)
特開 平９−116113（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 27/108
Claims (6)
- 【請求項１】 ＤＲＡＭのメモリセル部と、周辺回路と
してのロジック部とを一つの半導体基板に搭載している
ＤＲＡＭロジック混載チップの製造方法であって、前記
メモリセル部の拡散層に接続するビット線及び容量コン
タクト形成部にパッドポリシリコンを形成する工程と、
前記パッドポリシリコンを形成した後に前記ロジック部
の少なくともＭＯＳトランジスタのソース・ドレイン拡
散層の表面に金属シリサイドを形成する工程と、その後
に層間絶縁膜を形成しかつこの層間絶縁膜に前記ソース
・ドレイン拡散層上の金属シリサイドに接続されるコン
タクト孔を開口する工程とを含むことを特徴とする半導
体集積回路装置の製造方法。 - 【請求項２】 前記パッドポリシリコンの一部に接続さ
れるビット線と、前記ソース・ドレイン拡散層に接続さ
れる配線とを同時に形成する工程と、前記パッドポリシ
リコンの他の一部に接続される容量とを形成する工程と
を含むことを特徴とする請求項１に記載の半導体集積回
路装置の製造方法。 - 【請求項３】 前記ビット線と配線とを先に形成し、そ
の上層に前記容量を形成することを特徴とする請求項２
に記載の半導体集積回路装置の製造方法。 - 【請求項４】 前記容量を先に形成し、その上に前記ビ
ット線と配線とを形成することを特徴とする請求項２に
記載の半導体集積回路装置の製造方法。 - 【請求項５】 半導体基板にＤＲＡＭのメモリセル部を
構成するＭＯＳトランジスタと、ロジック部を構成する
ＭＯＳトランジスタを形成する工程と、前記各ＭＯＳト
ランジスタを覆う層間膜を形成する工程と、前記メモリ
セル部のＭＯＳトランジスタの拡散層に対応して前記層
間膜にコンタクト孔を開口する工程と、前記コンタクト
孔にポリシリコンを埋設してパッドポリシリコンを形成
する工程と、前記ロジック部の前記層間膜を除去し、そ
れぞれＰ型不純物とＮ型不純物を導入してＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタの各ソース・ドレイン
拡散層を形成する工程と、全面に金属を被着し、かつ熱
処理して前記パッドポリシリコン上及び前記各ソース・
ドレイン拡散層上に金属シリサイドを形成する工程と、
前記メモリセル部及びロジック部を覆う層間絶縁膜を形
成し、一部の前記パッドポリシリコン上の金属シリサイ
ドに接続されるビット線を形成すると同時に前記ソース
・ドレイン拡散層上の金属シリサイドに接続される配線
を形成する工程と、他の一部の前記パッドポリシリコン
上の金属シリサイドに接続される容量を形成する工程と
を含むことを特徴とする半導体集積回路装置の製造方
法。 - 【請求項６】 半導体基板にＤＲＡＭのメモリセル部を
構成するＭＯＳトランジスタと、ロジック部を構成する
ＭＯＳトランジスタを形成する工程と、前記各ＭＯＳト
ランジスタを覆う層間膜を形成する工程と、前記メモリ
セル部のＭＯＳトランジスタの拡散層に対応して前記層
間膜にコンタクト孔を開口する工程と、前記コンタクト
孔にポリシリコンを埋設してパッドポリシリコンを形成
する工程と、前記ロジック部の前記層間膜の一部をマス
クを用いて除去し、かつ前記マスクを用いてＰ型不純物
あるいはＮ型不純物を導入してそれぞれＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタの各ソース・ドレイン拡
散層を形成する工程と、形成された前記各ソース・ドレ
イン拡散層上に金属を被着し、かつ熱処理して前記各ソ
ース・ドレイン拡散層上に金属シリサイドを形成する工
程と、前記メモリセル部及びロジック部を覆う層間絶縁
膜を形成し、一部の前記パッドポリシリコンに接続され
るビット線を形成すると同時に前記ソース・ドレイン拡
散層の金属シリサイドに接続される配線を形成する工程
と、他の一部の前記パッドポリシリコンに接続される容
量を形成する工程とを含むことを特徴とする半導体集積
回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24132599A JP3367480B2 (ja) | 1999-08-27 | 1999-08-27 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24132599A JP3367480B2 (ja) | 1999-08-27 | 1999-08-27 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001068643A JP2001068643A (ja) | 2001-03-16 |
| JP3367480B2 true JP3367480B2 (ja) | 2003-01-14 |
Family
ID=17072627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24132599A Expired - Fee Related JP3367480B2 (ja) | 1999-08-27 | 1999-08-27 | 半導体集積回路装置の製造方法 |
Country Status (1)
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|---|---|
| JP (1) | JP3367480B2 (ja) |
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| KR100434334B1 (ko) * | 2002-09-13 | 2004-06-04 | 주식회사 하이닉스반도체 | 듀얼 마스크를 이용한 반도체 소자의 커패시터 제조 방법 |
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| JP4529024B2 (ja) * | 2003-04-22 | 2010-08-25 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US8120123B2 (en) | 2007-09-18 | 2012-02-21 | Samsung Electronics Co., Ltd. | Semiconductor device and method of forming the same |
| DE102008047591B4 (de) | 2007-09-18 | 2019-08-14 | Samsung Electronics Co., Ltd. | Verfahren zum Herstellen einer Halbleitervorrichtung mit reduzierter Dicke |
| JP2008072132A (ja) * | 2007-10-05 | 2008-03-27 | Nec Electronics Corp | 半導体記憶装置及びその製造方法 |
| JP2009200517A (ja) * | 2009-04-28 | 2009-09-03 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2009246374A (ja) * | 2009-06-04 | 2009-10-22 | Renesas Technology Corp | 半導体装置 |
| KR101623123B1 (ko) | 2009-07-23 | 2016-05-23 | 삼성전자주식회사 | 반도체소자 및 그 제조방법 |
-
1999
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |