JPH0349259A

JPH0349259A - 半導体記憶装置およびその製造方法

Info

Publication number: JPH0349259A
Application number: JP1184339A
Authority: JP
Inventors: Takashi Yamada; 敬山田; Fumio Horiguchi; 文男堀口; Akihiro Nitayama; 仁田山　晃寛; Hiroshi Takatou; 高東　宏
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-07-17
Filing date: 1989-07-17
Publication date: 1991-03-04
Anticipated expiration: 2016-08-06
Also published as: JP3195785B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、半導体記憶装置およびその製造方法に係り、
特にＭＯＳＦＥＴやＤＲＡＭ等におけるコンタクト構造
およびストレージノード電極構造に関する。

（従来の技術）近年、半導体技術の進歩、特に微細加工技術の進歩によ
り、いわゆるＭＯ３型ＤＲＡＭの高集積化、大容量化が
急速に進められている。

この高集積化に伴い、情報（電６；ｊ）を蓄積するキャ
パシタの面積は減少し、この結果メモリ内容が誤って読
み出されたり、あるいはα線等によりメモリ内容が破壊
されるソフトエラーなどか問題になっている。

このような問題を解決し、高集積化、大容量化をはかる
ための方法の１つとして、多結晶シリコン等で形成され
たストレージノードをシリコン基板上に形成し、キャパ
シタの占有面積を拡大し、キャパシタ容量を増やし、蓄
積電荷量を増大させるためにいろいろな方法が提案され
ている。

その１つに、ＭＯＳキャパシタをメモリセル領域上に聞
届し、該キャパシタの１電極と、半導体基板上に形成さ
れたスイッチングトランジスタの１電極とを導通させる
ようにすることにより、実質的にＭＯＳキャパシタの静
電容量を増大させるようにした積層型メモリセルと呼ば
れるメモリセル構造が提案されている。

この積層型メモリセルは、第２５図に示すように、ｐ１
２のシリコン基板１０１内に形成された素子分離絶縁膜
１０２によって素子分離された１メモリセル領域内に、
ｎ−形波散層からなるソースドレイン領域１０４ａ、１
０４ｂと、ソース・ドレイン領域１０４ａ、１０４ｂ間
にゲート絶縁膜１０５を介してゲート電極１０６とを形
成しスイッチングトランジスタとしてのＭＯＳＦＥＴを
（Ｉ■成すると共に、この上層にＭＯＳＦＥＴのソース
領ｂＪ、１０４ａにコンタクトするようにＭＯＳＦＥＴ
のゲート絶縁膜１０６および隣接メモリセルのＭＯＳＦ
ＥＴのゲート電極（ワード線）上に絶縁膜１０７を介し
て形成された第１のキャパシタ電極（ストレージノード
電極）１１０と、第２のキャパシタ電極１１２によって
絶縁膜１１１を挾みキャパシタを形成してなるものであ
る。１０７′１０７′は層間絶縁膜１．１０８はストレ
ージノードコンタクト、１１３はビット線コンタクト、
１１４はビット線である。

このような構成では、ストレージノード電極を素子分離
領域の上まで拡大することができ、また、ストレージ電
極の段差を利用できることから、キャパシタ容量をブレ
ーナ構造の数倍乃至数十倍に高めることができる。

またさらに、ストレージノード部の拡散層は１、ストレ
ージノード電極の下の領域だけとなり、α線により発生
した電荷を収集する拡散層の面積が極めて小さく、ソフ
トエラーに強いセル構造となっている。

しかしながら、このような積層型メモリセル構造のＤＲ
ＡＭにおいては、以下に述べる２つの欠点がある。

第１に、ＭＯＳトランジスタの微小化の困難さである。

従来の一般的なりＲＡＭではＭＯＳキャパシタを形成し
た後に、ゲート電極を形成し、ソース・ドレイン拡散層
を形成することができるのに対し、この積層型のセル構
造では、ＭＯＳトランジスタは最も下層に形成されてい
るため、ＭＯＳトランジスタの形成後に、キャパシタを
形成することになる。このため、ＭＯＳトランジスタの
形成後、ストレージノード電極の形成、キャパシタ絶縁
膜の形成、プレート電極の形成、ビット線の形成そして
、層間絶縁膜の形成における各熱工程（例えば９００℃
、４３０分）を行うことになる。このｔ二め、ＭＯＳト
ランジスタのソース・ドレイン拡散層中の不純物は、こ
の熱工程を経る間に拡散長が伸び、拡散層の幅は大きな
値になってしまう。

拡散層の幅が大きくなると、ＭＯ３Ｉ−ランジスタの短
チヤネル効果が強く利いてきて、ゲート長を縮小化する
のが極めて困難となる。

このことが、ＭＯＳ）ランジスタの縮小化を阻む問題と
なり、セルの占有面積の縮小化を妨げている。

第２は、コンタクトの形成が困難であることである。

すなわち、積層型キャパシタセルは、トレンチ型のセル
とは異なり、ワード線、ビット線、ストレージノード電
極、プレート電極、アルミニウム配線と、全てシリコン
基板上に積み重ねて形成するタイプのセル構造であるた
め、ビット線、ストレージノード電極、プレート電極、
アルミニウム配線とＭＯ５Ｉ−ランジスタのソース・ド
レイン領域へのコンタクトの深さが非常に深くなってし
まつＯこのように深いコンタクトを開口するに際し、層間絶縁
膜とシリコン基板とのエツチング選択比を十分にとるこ
とができないため、シリコン基板表面を深くえぐってし
まうことになる。

このため、基板中に大きなダメージや欠陥が入ったり、
アルミニウム配線などではいわゆる突き抜けの問題によ
り良好なコンタクト形成をすることができないという問
題もあった。

また、このような深いコンタクト内に、スパッタリング
法などを用いてアルミニウム膜やシリサイド膜等の配線
を行おうとすると、コンタクト側壁部に十分に膜形成が
なされず、配線が切れてしまい、良好な配線が出来ない
。

さらにまた、多結晶シリコンを配線材料として用いる場
合には、低抵抗化のためにドーピングが必要となってく
るが、深いコンタクトまでも十分に高濃度のドーピング
を行うことは困難であり、接触抵抗が増大してしまうと
いう問題があった。

特に、微細化が進むにつれて、ストレージノード電極の
占有面積が縮小されてくるこきから、充分なキャパシタ
容量を得るために、ストレージノード電極の膜厚を厚く
したり、段差をつけて表面積の増大をはかったりするな
ど、ストレージノード電極の形状を３次元的にすること
が必須となる。

このことからも、この深いコンタクトの形成の問題は高
集積化が進むにつれてさらに深刻な問題となってきてい
る。

（発明が解決しようとする課題）このように従来の積層型のメモリセル構造のＤＲＡＭで
は、ＭＯＳトランジスタの短チヤネル効果により、ＭＯ
Ｓトランジスタの縮小化が困難であること、また、深い
コンタクトの形成とこのコンタクトへの配線の形成が困
難であるという問題があった。

本発明は、前記実情に鑑みてなされたもので、メモリセ
ル占有面積のさらなる縮小化が可能で、信頼性の高いメ
モリセル構造を提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段）そこで本発明のＤＲＡＭでは、積層型のメモリセル構造
において、ＭＯＳトランジスタのソースドレイン領域に
、シリコンの選択的エピタキシャル成長技術によってシ
リコン層が形成されており、ストレージノードコンタク
トおよびピッＩ・線コンタクトを、このシリコン層上に
形成するようにしている。

また、本発明の第２ではさらに、コンタクトにシリコン
を選択成長して形成したコンタクト部に、シリコンまた
は金属あるいはシリサイドを選択成長させるかあるいは
エッチバックによる埋め込みを行い、所望の配線を形成
するようにしている。

さらに、本発明の第３では、ＭＯＳトランジスタのソー
ス・ドレイン領域に、シリコンの選択的エピタキシャル
成長技術によって、ゲート電極よりも高い位置までシリ
コン層を成長せしめ、これをストレージノード電極とす
るようにしている。

また、本発明の方法では、半導体基板上にゲート電極を
形成し、このゲート電極の周りを絶縁膜で被覆した後、
絶縁膜から露呈する基板表面に選択的にシリコン成長層
を形成し、さらにこのゲート電極をマスクとしシリコン
成長層を介して半導体基板内に、不純物拡散を行い、ソ
ース・ドレイン領域を形成し、このシリコン成長層にス
トレージノードコンタクトおよびビット線コンタクトを
開口し、キャパシタおよびビット線を形成するようにし
ている。

（作用）上記構造によれば、ソース・ドレイン領域の延びによる
短チヤネル効果の影響を抑制することができる。

すなわち、従来のＬＤＤ型ＭＯ５）ランジスタでは、第
２６図（ａ）に示すように、配線層の形成工程などにお
いて拡散層の延びが生じ、ｎ十拡散層がｎ−拡散層より
深く形成されたり、微細化のため、ゲート電極の側壁の
絶縁膜を薄膜化していくことによりｎ十拡散層がよりゲ
ート側に形成されることにより、空乏層がチャネルに深
く侵入してしまい、短チヤネル効果が顕著になってしま
うという問題があったのに対し、本発明の構造によれば
、棚上げをしたシリコン成長層の膜厚性たけ、基板シリ
コン中へのｎ十拡散層の延びを抑制することができる。

従って、第２６図（ｂ）に示すように、ｎ十拡散層をｎ
−拡散層より浅く形成することができ、チャネル中への
空乏層の延びをおさえることができ、これにより空乏層
の広がりに伴う短チヤネル効果は抑制される。

このため、第２６図（ｃ）に従来のＭＯＳＦＥＴと本発
明のＭＯＳＦＥＴとのゲート長の比較を示すように、従
来のＭＯＳＦＥＴに比べてゲート長が大幅に小さいトラ
ンジスタの実現が可能となり、トランジスタの微細化が
可能となる。

また、第１の構成によれば、すべてのコンタクトをシリ
コン成長層上に形成する場合、コンタクト開口時のエツ
チングのストッパとなるため、シリコン基板表面がえぐ
られるようなこともない。

さらに、第２の構成によれば、深いコンタクト部をシリ
コン成長層で埋めることにより、配線がコンタクト側壁
で切れたり、非常に薄くなったりして、コンタクト不良
を生じたりすることもない。

さらにまた、第３の構成によれば、ストレージノード電
極をゲート電極よりも上まで成長せしめたシリコン成長
層で構成しているため、ストレージノード電極のバター
ニングが不要となり、工数の低減をはかることが可能と
なる。

また、本発明の方法によれば、シリコン成長層を介して
不純物拡散が行われるため、容易に浅い拡散層を形成す
ることができ、コンタクトの形成もコンタクト内への導
体層の形成に際しても、容品に信頼性よくおこなうこと
が可能である。

（実施例）以下、本発明の実施例について図面を参照しつつ詳細に
説明する。

第１図（ａ）乃至第１図（Ｃ）は、本発明の第１の実施
例の積層型メモリセル構造のＤＲＡＭのと・ソト線方向
に隣接する２ビット分を示す平面図、そのＡ−Ａ　”断
面図およびＢ−Ｂ　’断面図である。

以下の各図においては、第９図および第２６図を除く全
図にわたって（ｂ）および（ｅ）は（ａ）のＡ−Ａ′断
面図およびＢ−Ｂ−断面図を示すものとする。

このＤＲＡＭは、ｐ型シリコン基板１の素子分離絶縁膜
２で分離されたメモリセル領域内に、ＭＯＳＦＥＴとキ
ャパシタが形成されており、ｎ＋拡散層からなるＭＯＳ
ＦＥＴのソース・ドレイン領域１０はシリコン成長層９
によって棚上げされており、ｎ十数散層１０が棚上げさ
れたシリコン成長層９表面から形成されていることを特
徴としている。

そして、ストレージ、ノードコンタクト１２とビット線
コンタクト１７は、このシリコン成長層９の上に開口さ
れている。

他部については、通常の積層型メモリセル構造のＤＲＡ
Ｍと同様である。

すなわち、ｐ型のシリコン基板１内に形成された素子分
離絶縁膜２により分離された活性化領域内に、ｎ−膨拡
散層からなるソース・ドレイン領域１０と、ソース・ド
レイン領域間にゲート絶縁膜４を介してゲート電極５を
形成し、ＭＯＳＦＥＴを構成すると共に、このゲート電
極５の上層および側壁はそれぞれ酸化シリコン膜からな
るゲート上絶縁膜６およびゲート側壁絶縁膜７で被覆さ
れている。そして、この上層に形成された層間絶縁膜１
１にストレージノードコンタクト１２が開口され、シリ
コン成長層９にコンタクトするようにストレージノード
電極１３が形成され、さらにこの上層にキャパシタ絶縁
膜１４、およびプレート電極１５が順次積層されている
。さらに、このプレート電極の上層に形成された層間絶
縁膜１６を介してビット線コンタクト１７が形成され、
シリコン成長層９にコンタクトするようにビット線１８
が形成されている。１９は層間絶縁膜である。

なお素子分離絶縁膜２の底部にはパンチスルーストッパ
用のｐ−膨拡散層３が形成されている。

次に、このＤＲＡＭの製造方法について図面を参照しつ
つ説明する。

まず、第２図に示すように、比抵抗５Ωｃｍのｐ型のシ
リコン基板１内に、通常のＬ　ＯＣＯ’　Ｓ法により素
子分離絶縁膜２およびパンチスルーストッパ用のｐ−膨
拡散層３を形成する。

次に第３図に示すように、９００℃１０分の熱酸化を行
うことにより膜厚１０ｎｍの酸化シリコン層からなるゲ
ート絶縁膜４を形成した後、ゲート電極５として７００
℃の５ｉＨ２ＣＩ２雰囲気中でＣＶＤ法により膜厚３０
０　ｒｖの多結晶シリコン層を堆積した後、９００℃５
分のリン拡散を行い、さらにゲート上絶縁膜６としてＣ
ＶＤ法により５０〜３００　ｒｖの酸化シリコン膜を堆
積し、フォトリソグラフィ技術および反応性イオンエツ
チングによりゲート上絶縁膜６およびゲート電極５とを
パターニングする。

このとき、反応性イオンエツチングとしては、−まずゲ
ート上絶縁膜、続いてゲート電極というように２段階に
分けて行うのが望ましい。そして、このゲート電極５を
マスクとしてリンまたはヒ素のイオン注入を４０ｋｅＶ
、ｌＸｌ０”／ｃ−の条件で行い、ｎ−拡散層８を形成
する。

この後、ＣＶＤ法により５０〜１５０ｎｓ程度の酸化シ
リコン膜を堆積した後、反応性イオンエツチングにより
、このゲート電極およびゲート上絶縁膜の側壁にのみ残
留せしめ、ゲート側壁絶縁膜７とする。また、必要に応
じて、ゲート絶縁膜の形成に先立ち、トランジスタの閾
値制御のためのチャネルイオン注入を行うようにしても
良い。さらにまた、イオン注入の前あるいは後に酸化工
程を行い、ゲート絶縁膜の信頼性の向上をはかるように
してもよい。また、ｎ−拡散層を形成するためのイオン
注入は、ゲート側壁絶縁膜の形成後に行っても良いし、
また省略してもよい。さらに、ゲート電極５としては、
多結晶シリコンの他ポリサイド膜やシリサイド膜などで
あってもよい。

そして、第４図に示すように、選択的エピタキシャル成
長法により、シリコン成長層９を形成した後、ゲート電
極５をマスクとして例えばリンまたはヒ素のイオン注入
（５０ｋｅＶ、１．Ｘ１０１５／Ｃシ）を行い、ソース
・ドレイン領域としてのｎ＋拡散層１０を形成する。そ
して、基板表面全体に膜厚３００　ｎｍ程度の酸化シリ
コン膜からなる層間絶縁膜１１を形成する。ここで、ｎ
＋７１ｒ：散層の延びは例えばヒ素の場合２００　ｎｍ
程度となるため、予め、シリコン成長層の膜厚を１５０
ｎｍにしておけばシリコン基板中へのｎ十数散層１０の
延びは５０ｎ−程度と非常に薄くすることができる。

また、この例では、ゲート側壁絶縁膜の形成のための反
応性イオンエツチングにより、ソース・ドレイン領域の
基板面が自然に露出した状態を仮定しているが、ソース
・ドレイン領域の基板面を露出するための新たな軽いエ
ツチング工程を実施するようにしても良い。このとき、
ゲート電極５はゲート上絶縁膜６とゲート側壁絶縁膜７
とで覆われているため、ゲート電極５が露呈して選択成
長の際に選択性が低下するというようなおそれはない。

また、シリコン成長層９の不純物ドーピングは、この上
層に形成されるｎ十数散層１０の形成と同時に行うよう
にしたが、ｎ型シリコン成長とじてもよい。このとき、
上層に形成されるｎ十数散層１０の形成に際し、拡散層
が必ずしも基板まで延びていなくてもオフセット領域が
形成されることはないことから、必ず基板面まで延ばさ
ねばならないという必要がなくなるため、ｎ十数散層１
０の深さをより浅くすることが可能となる。

ここで、シリコン成長層の膜厚については、適宜選択可
能であるが、後ドーピングの方法をとる場合には、余り
厚くしてｎ十数散層１０が基板中のｎ−拡散層とつなが
らずにオフセット領域を形成してしまったりしないよう
に注意する必要がある。また、シリコン成長層を厚くす
る場合には、ドーピングしながら成長させるか、複数の
拡散長の異なるイオンを用いたり、また加速電圧の異な
るイオン注入工程を複数回繰り返すようにするなどの工
夫が必要である。また、シリコンの選択成長は複数回に
わけて行うようにしてもよい。例えば、まず、２００ｎ
ｍ程度の薄いシリコン成長を行なって、拡散長の短いＡ
ｓをイオン注入することにより、基板中に対して非常に
浅い拡散層を形成した後、５００ｎｍ程度の厚いシリコ
ン成長を行なって、拡散長の長いＰをイオン注入するこ
とにより前に形成した拡散層まてＰを伸ばすようにする
とよい。

このようにしてＭＯＳＦＥＴを形成した後、第５図に示
すように、フォトリソグラフィ技術および反応性イオン
エツチングにより、ストレージノードコンタクト１２を
開口する。ここで、ストレージノードコンタクト１２は
シリコン成長層９上にゲート電極との余裕をもって形成
することが望ましいが、素子の微細化のため、余裕がと
れなくとも、ゲート電極の上層および側壁には予め絶縁
Ｉｆｉ６．７が形成されているため、ゲート電極とスト
レージノードとのショートを防ぐことが可能である。

また、このとき、ストレージノードコンタクト開口のた
めのエツチングに際し、層間絶縁＋１ｆｉ　１．１とゲ
ート上絶縁膜６およびゲート側壁絶縁膜７との選択比が
十分であるような物であることが望ましいが、本発明実
施例のようにソース・ドレイン領域をシリコン成長層で
棚上げした場合、エツチング深さが浅くて済むため、ゲ
ート上絶縁膜６およびゲート側壁絶縁膜７へのオーバー
エツチングの到達を最少限に押えることができ、コンタ
クト形成に際しての信頼性が大幅に向上する。

この後、第６図に示すように、７００℃の５ｉＨ２ＣＩ
２雰囲気を用いたＣＶＤ法により、基板表面全体に膜厚
５０〜４００ｎｓの多結晶シリコン膜を堆積した後、９
００℃５０分のリン拡散によりドーピングを行った後、
フォトリソグラフィ技術および反応性イオンエツチング
によりストレージノード電極１３を形成する。ここで多
結晶シリコンへのドーピングはヒ素やリンのイオン注入
、アニール等によっておこなうようにしてもよい。

このときのアニール条件は例えば９００℃とする。

このドーピングを、特にリン拡散やリンのイオン注入に
よって行う場合リンの拡散距離は大きいことから、通常
の積層型メモリセルではこの拡散長の延びにより、ＭＯ
ＳＦＥＴのンヨートチャネル効果による特性劣化が起こ
る危険があるのに対し、本発明のメモリセルではシリコ
ン成長層９の存在により、ＭＯＳＦＥＴのチャネル領域
と、ストレージノードコンタクトとの実効距離は十分あ
るため、このようなｆ＋Ｊ題はない。

次に、第６図に示すように、ＣＶＤ法により、基板表面
全体に膜厚１０ｎ１１の窒化シリコン膜を堆積し、９５
０℃の水蒸気雰囲気中で３０分程度酸化することにより
酸化シリコン膜と窒化シリコン膜との２層構造のキャパ
シタ絶縁膜１４を形成し、さらに全面に多結晶シリコン
膜１５を堆積しドーピングした後、フォトリソ法および
反応性イオンエツチング法により、バターニングし、プ
レート電ｔ！！ｉ！１５を形成する。

ここで、キャパシタ絶縁膜１４は、窒化シリコン膜と酸
化シリコン膜との２層構造としたが、酸化シリコン膜単
層、窒化シリコン膜と５酸化タンタルの積層構造など、
他の構造を用いても良い。

窒化シリコン膜と５酸化タンタルの積層構造とする場合
は、７５０℃のＳｉ　Ｈ２Ｃ１２＋ＮＨ４雰囲気を用い
たＣＶＤ法により窒化シリコン膜を堆積したのち、ＣＶ
Ｄ法あるいはスパッタ法により５酸化タンタルを堆積し
、６００℃でアニールするようにすればよい。

また、必要であれば、このプレート電極１５をマスクと
してキャパシタ部以外のキャパシタ絶縁膜１４をエツチ
ング除去するようにしても良い。

さらに、ストレージノード電極の構造としては、さらな
るキヤバンク面積の低減に伴い、段差を形成するなど種
々の形状加工を付加するようにしても良い。

次に、第８図に示すように、全面に、酸化シリコン膜お
よびＢＰＳＧ膜を６００　ｎｍ堆積し、９００℃８０分
のＢＰＳＧメルト工程を行い、ビット線コンタクト１７
をフォトリソグラフィ技術および反応性イオンエツチン
グ技術により開口する。

そして最後に、多結晶シリコン層またはポリサイドある
いはアルミニウム層を全面に堆積し、さらにフォトリソ
法および反応性イオンエツチング法あるいは等方性エツ
チング法（ＣＤＥ法など）により、バターニングし、ビ
ット線１４を形成した後、層間絶縁膜］９としての酸化
シリコン膜を形成し、第１図（ａ）乃至第１図（ｃ）に
示したようなセル部の基本構造が完成する。

ビット線コンタクト１７あ・るいは第１図のメモリセル
構造完成後の上層配線のためのコンタクトは、第５図に
示したストレージノードコンタクトに比べて、コンタク
ト深さがますます深いものとなり、ゲート電極との合わ
せ余裕については、ストレージノードコンタクト以上に
厳しいものとなるが、第５図に示したストレージノード
コンタクトの形成工程で述べたように、シリコン成長層
の棚上げにより、エツチング時間が短縮されるため、ゲ
ー１［極との合わせ余裕がなくてもゲート電極までエツ
チングが到達することはない。

また、アルミニウム配線を用いる場合のように下地のシ
リコンがｎ十層である必要がある深いコンタクトの場合
でも、シリコン成長層９の膜７Ｖとｎ十拡散層１０の延
びを制御することにより、オーバエツチングにより、下
地のｎ＋シリコン層１０をえぐってしまうことになるい
わゆる　つきぬけ”の問題をおこす心配はない。

さらに、実際には、シリコン成長層の膜厚分だけコンタ
クトの深さは従来の構造よりも浅くなっているため、配
線材料としてスパッタ膜や常圧ＣＶＤ膜等の段差被覆性
の悪い膜を用いても、コンタクト側壁部等で配線の段切
れが起こる心配はない。

このようにして、素子の微細化に際しても極めて良好な
コンタクトの形成が可能となる。

なお１．二の例では、素子分離法として、トレンチ分離
法等と比べて微細化には不向きであるといわれているＬ
ＯＣＯ５法を用いているが、第９図（ａ）に示すように
、実際はシリコン成長層９の棚上げ効果により、ｎ＋２
９３２層が非常に浅く形成されるため、第９図（ｂ）に
従来例を示すようにｎ十拡散層同志のパンチスルーによ
り律速しでいた分離能力を第９図（ｃ）に示すように大
幅に向上することが可能となる。

また、さらに、口＋拡散層１０をパンチスルーストッパ
用ｐ−拡散層３から遠ざけたことにより、ジャンクショ
ンブレークダウン耐圧も向上する。

実施例２さらに、本発明の第２の実施例として、第１０図（ａ＞
乃至第１０図（Ｃ）に示すようにシリコン成長層９の膜
厚をさらに厚くし、ゲート上絶縁膜６の上にのりあげる
ような形状にしてもよい。

これにより、コンタクト形成時のエツチング深さはます
ます浅くて済み、さらには、シリコン成長層がゲート７
ｍ極上を保護したような構造となっているため、コンタ
クト形成に際し、ゲートｍｈまでエツチングが到達して
しまうようなことはなく、さらなる信頼性の向上をはか
ることが可能となる。

本実施例では、ストレージ・、ノード・コンタクト側、
ビット線コンタクト側ともに膜厚を厚くしているが、ゲ
ートの保護から考えると、ビット線側か必須であるため
、例えば、シリコン成長を２段階に分け、まず１回目は
ビット線コンタクト側だけゲートに乗り上げるまで成長
させてもよい。

こうするとストレージ・ノード、コンタクトの深さが必
要以上に浅くならないため、キャパシタ要領の低下を防
ぐことができる。またこのようにシリコン成長膜を厚く
していくと、通常のＤＲＡＭセルでは、特にＢ−Ｂ’力
方向おいてシリコン成長層どうしがショートしてしまう
ことが考えられ、このことが律速しでシリコン成長層を
ゲートに乗り上げるように形成することが考えられるが
、この場合、例えばＡ−Ａ’方向のストライブ上のパタ
ーンで容易に成長層どうしのショートをエツチングによ
り防ぐことができる。

実施例３さらに第１０に示したこの第２の実施例の変形例として
、少なくとも成長層９の一部がゲート電極５の上までく
るようにシリコン成長層９を成長させ、ストレージ・ノ
ード・コンタクト部１２のその成長層９表面をそのまま
ストレージ・ノード電極として用いることによって、ス
トレージ・ノード電極のパターニングを省略することが
できる。

すなわち、本発明の第３の実施例では、第１１図（ａ）
乃至（Ｃ）に示すように、このゲート電極５の上までの
りあげるように形成したシリコン成長層９をストレージ
ノード電極としてそのままキャパシタを形成するように
している。

実施例４また、本発明の第４の実施例として、前記第３の実施例
と同様に、ゲート電極５の上までのりあげるように形成
したシリコン成長層９の裏面をもストレージノード電極
として用いる構造について説明する。

すなわち、この構造では、第１２図（ａ）乃至第１２図
（Ｃ）に示すように、ゲート電極５の上までのりあげる
ようにシリコン成長層９を形成した後、この下層のゲー
ト上絶縁膜６を等方性エツチングによりわずかにえぐり
とり、このシリコン成長層９の裏面を露呈せしめ、この
後ストレージノード電極としてのシリコン成長層９を覆
うようにキャパシタ絶縁膜１４を形成している。

かかる構造によれば、上述した効果に加え、さらにキャ
パシタ容量の増大をはかることが可能となる。

実施例５また、本発明の第５の実施例として、成長層９の表面積
が小さく、キャパシタ容量として不充分である場合に、
キャパシタ容量を増大させるためのメモリセル構造につ
いて説明する。

この例では、第１３図（ａ）乃至第１３図（Ｃ）に示す
ように選択成長法によって形成したシリコン成長層９上
をいったん絶縁膜２１でおおったのち、上記成長層の一
部を露出させ、再び成長を行なうことによって、成長層
を積層構造にしたり、横方向に拡げたりすることを特徴
とするものである。

このＤＲＡＭの製造方法について、第１４図乃至第１７
図を参照しつつ説明する。ここでも、各図において（ｂ
）および（ｃ）は（ａ）のＡ−Ａ−断面図およびＢ−Ｂ
−断面図である。

上記実施例と同様にして第１４図に示すようにゲート電
極５の上までのりあげゲート電極５の一部を覆うように
シリコン成長層を形成する。このとき、必要であればス
トレージ・ノード・コンタクト部とビット線コンタクト
部とを分けて、別々に成長させてもよい。

こののち、第１５図に示すように、全面に、膜厚２５ｎ
■程度の窒化シリコン膜２１を堆積し、さらに、ＣＶＤ
法により膜厚５０ｎｍ程度の酸化シリコン膜２２を堆積
する。このとき、窒化ノリコン膜２１の堆聞に先立ち、
シリコン成長層表面をかるく酸化してもよい。そして、
ストレージ・ノード側のシリコン成長層上にコンタクト
１２を形成し、再び、シリコン選択成長を行いシリコン
成長層９′を形成する。ここで、コンタクトの形成方法
には、異方性エツチングを用いてもよいし、また、まず
酸化シリコン膜２２を、窒化シリコン膜をエツチングス
トッパとして、等方性エツチングにより開口し、この後
下層の薄いシリコン窒化膜２１を上記酸化シリコン膜２
２をマスクとして等方性、あるいは異方性エツチングで
除去するようにしてもよい。後者の方法をもちいること
により、ゲートへのショートの発生を防止することがで
きる。

この後、第１６図に示すように、例えばＮＨ４Ｆ液によ
り、酸化シリコン膜２２を工・ソチング除去する。こう
して、シリコン成長層９′の裏面が露呈せしめられ、キ
ャパシタ領域とすることができることになる。

さらに、容量を大きくするためには、酸化シリコン膜を
介して、シリコン成長層を形成してからエツチングを行
なうという工程を繰り返し、多層の裏面が露呈せしめら
れたシリコン成長層を形成するようにすればよい。

この後は、従来のＤＲＡＭと同様にして、キャパシタ絶
縁膜１４の形成工程以降の工程を実施して、シリコン成
長層９，９′をストレージ・ノードｆｆ１Ｍとして用い
た、スタックド・キャパシタ・セルが形成できる。

この実施例では、シリコン成長層９がゲート電極５をカ
バーしているため、後の工程で成形するビット線コンタ
クト１７の開口時に、ゲート電極５とのショートを起こ
す心配はないため、ゲート電極５に対して、ゲート電極
を、セルフ・アライン的に形成することができる。

たたし、この場合、プレート電極１５とビット線１８と
のショートの防止が困難となる。

実施例にのプレート電極１５とビット線１８とのショートの発生
の問題を解決するためのメモリセル構造について説明す
る。

たとえば、前記実施例５と同様にして、積層構造のスト
レージ・ノード電極１４を形成する。ただし、この例で
は、第１８図に示すように、下層の成長層９へのコンタ
クトパターンの一例として、追過ワード線方向に形成す
ることによって、成長層の面積を横方向に広げても、ビ
ット線との余裕は充分とれるように１．ている。

このとき、たとえばＢ−Ｂ’力方向隣りどうしのセルの
成長層がショートしてしまっても、ストライプ状のエツ
チングパターンで、これをバターニングすればよい。

この後、キャパシタ絶縁１１４を形成し、プレート電極
となる多結晶シリコンを全面に堆積し、ドーピングした
後、さらに、たとえばＣＶＤ法等により酸化シリコン膜
などの絶縁膜２３を形成する（第１９図）。

この後、多結晶シリコン膜を堆積しプレート電極１５の
パターニングを行うが、プレート電極のパターンは、セ
ル部においては、エツチングしないようなパターンにす
る（第１９図と同様）。

次に、セル部においてはプレート電極となる結晶シリコ
ン１５を全面に残したまま、ビット線コンタクト１７を
形成する。

たとえばまず、ビット線コンタクト１７のパターンで、
多結晶シリコン１５をストッパーとして上層の絶縁膜２
３を異方性エツチングによりエツチングし、さらに下層
のシリコン窒化膜２１をストッパとして、異方性エツチ
ングや等方性エツチングを用いて多結晶シリコン膜１５
を、エツチングする（第２０図）。

続いて、例えば、水蒸気雰囲気での酸化を行ない、露出
したプレート電極表面に、酸化シリコン膜２４を形成す
る。このとき、ビット線コンタクト部のシリコン成長層
上は耐酸化性の窒化シリコンＩｌ！ｉ２１で覆われてお
り、酸化シリコン膜が形成されないため、この後、例え
ば異方性エツチングにより、ビット線コンタクト部を露
出しても、プレート電極上および側面は、絶縁膜２３と
酸化シフコン膜２４とによって、保護することができる
。

このようにして、プレート電極１５とセルフ・アライン
的にビット線コンタクト部を形成できることになる（第
２１図）。

この後、プレート電極とビット線との絶縁をより確実に
するため、異方性エツチングを用いた側壁残し工程によ
り絶縁膜２５をプレート電極１５側面に、残留せしめ、
さらに、ビット線１８形成工程以降の工程を実施し、第
１７図に示したようなりＲＡＭが完成する。

実施例７さらに、ストレージ・ノード電極の形成方法の他の例に
ついて説明する。

この例では、第２２図に示すように、ストレージ・ノー
ド・コンタクト１７の側壁に、ストレージノードコンタ
クトから突出するように窒化シリコン膜２６を形成し、
これをとりまくようにストレージ・ノード電極を形成す
ることにより、面積を増大させている。

この場合、コンタクトを、いかに大きくあけるかが重要
となるが、このようにシリコン成長層をゲート電極５を
覆うように形成しておくことによって、ゲートに対して
、セルフ・アライン的に、大きなサイズのストレージ・
ノード・コンタクトを形成できるため、本方法のストレ
ージ・ノード構造の容量増大効果がさらに大きなものと
なる。

また、さらに、このストレージノード電極の構造のよう
にビット線コンタクトのアスペクト比が非常に大きくな
るようなものであっても、ゲートとのショートはシリコ
ン成長層により保証しているし、段差が緩和されている
ため、コンタクト開孔プロセスが非常に容易となる。

実施例８さらに、本発明の第８の実施例として、第２３図（ａ）
乃至第２３図（ｅ）に示すように、ＭＯＳトランジスタ
のソース・ドレイン領域にシリコン成長層９が形成され
ているのは前記第１の実施例と同様であるｈ瓢ビット線
コンタクト１７をさらに第２のシリコン成長層２０で埋
め込み、この第２のシリコン成長層２０にコンタクトす
るようにビット線１８を形成したことを特徴としている
。

製造に際しては、ビット線コンタクト１７の＋（３成す
なわち第８図に示した工程までは前記第１の実施例とま
ったく同様に形成し、この後、第２４図に示すように、
シリコン選択成長技術により、ビット線コンタクト１７
の開口により露出したシリコン成長層９に対してのみ、
第２のシリコン成長層２０を形成し、ヒ素やリンをイオ
ン１１：人してドーピングを行う。ここで、ヒ素やリン
の雰囲気中で成長を行うことにより、成長時に同時にド
ーピングを行うようにしても良いし、イオン注入と併用
するようにしても良い。

かかるｔＲ；ａによれば、ビット線コンタクトが題２の
シリコン成長層で埋め込まれているため、ビット線材料
としてスパッタ膜等の段差被覆性の゛思い膜を用いても
、コンタクト部の段差がないため、段切れが生じること
はなく、極めて信頓性の高いコンタクト構造となってい
る。

なお、この例では、第２のシリコン成長層によってビッ
ト線コンタクト１７が完全に埋め込まれた構造を想定し
ているが、必ずしも完全に埋め込んでしまわなくともよ
い。

後は、前記第１の実施例と同様にしてビット線１８およ
び層間絶縁膜１９を形成し、第２３図に示したようなメ
モリセル構造が完成する。

ところで、この構造において、ビット線コンタクト１７
を第２のシリコン成長層２０で埋め込む場合に、シリコ
ン成長層９が下地に存在していることは極めて重要であ
る。

すなわち、第２のシリコン成長層２０をドーピングする
場合、コンタクト抵抗を下げるため、シリコン成長層を
高濃度にドーピングする必要があるが、もし、下地がシ
リコン基板であったような場合、トランジスタ等への影
響がないように、この拡散層の延びをシリコン基板中に
深く延ばすことはできないという強い制約がある。つま
り、第２のシリコン成長層は高濃度にドーピングする必
要がある反面、シリコン基板中への拡散は最小限に抑え
なければならないため、この制御が極めて困難となる。

これに対し、このようにノリコン成Ｊ÷層９がＦ地に存
在しているため、少なくともこのシリコン成長層９の分
だけ拡散層を延ばすことができることになり、シリコン
成長層中へのドーピング制御が極めて容易となる。

このようにこの第８の実施例の構造ではＦ　ｆｉｌのシ
リコン成長層９の存在が極めて重要である。

なお、前記第８の実施例では、コンタクｉ・の埋め込み
にシリコン成長層を用いるようにしているが、これに限
定されることなく他の方法を用いてコンタクトの埋め込
みを行うようにしても良い。

例えば、全面に多結晶シリコン層を堆積し、これをエッ
チバックすることにより、コンタクト内に埋め込むよう
にしても良い。このとき、多結晶シリコンの膜厚が薄く
、コンタクトが埋まらず、コンタクト側壁にのみ多結晶
シリコン１１々が形成されてしまうようなことになって
も、下地にシリコン成長層９が存在するため、このとき
のオーバエツチングによりシリコン基板までエツチング
を受けるようなことはない。

また、タングステンシリサイドなどシリコン以外の物質
を埋め込み材料として用いても良い。通常、このような
シリサイド膜等の金属を埋め込むと、下地シリコンとの
シリサイプ−ジョンが起こり、下地シリコンがエツチン
グされてしまうが、本発明の方法では、下地にシリコン
成長層９が存（ｒニジているため、多少エツチングされ
てもシリコン基板表面がえぐられるようなことはない。

さらにまた、前記実施例では、ビット線コンタクト１７
の場合について説明したが、例えばストレージノード電
極をビット線の上層に形成するような場合には、ビット
線コンタクトにこの構造を適用する等、他のコンタクト
の場合にも適用可能であることはいうまでもない。

なお、以上に示した実施例において、ＭＯＳトランジス
タとしてはｎチャネルトランジスタの例を示したが、ｎ
チャネルトランジスタとしてもよく、またセル部以外を
含めて考えた場合、ＣＭＯＳトランジスタを構成してい
る場合でも、通常のＣＭＯ５Ｉ−ランジスタ形成工程に
シリコンの選択的成長工程を付加するのみで良く、製造
は極めて容易である。

さらに、シリコン成長層としては、単結晶シリコン成長
層でも、多結晶シリコン成長層でも、アモルファスシリ
コン成長層でも良い。

加えて、本発明は積層キャパシタｔＳ造のＤＲＡＭのコ
ンタクト構造に関するものであり、その他の構造および
形成方法については、本発明の趣旨を逸脱しない限り、
適宜変更可能である。

〔発明の効果〕

以上説明してきたように、本発明の半導体記憶装置によ
れば、積層型のメモリセル構造において、ＭＯＳ）ラン
ジスタのソース・ドレイン領域に、シリコンの選択的エ
ピタキシャル成長技術によってシリコン層を形成し、こ
のシリコン層上にストレージノードコンタクトおよびビ
ット線コンタクトを形成するようにしているため、ソー
ス・ドレイン領域の延びによる短チヤネル効果の影響を
抑制することができ、微細でかつ信頼性の高いトランジ
スタの形成が可能となる。

また、本発明の第２では、コンタクトにシリコンを選択
成長して形成したコンタクト部に、さらにシリコンまた
は金属の埋め込みを行い、所望の配線を形成するように
しているため、深いコンタクトであっても、信頼性の高
いコンタクトを得ることが可能となる。

さらに、本発明の第３では、ストレージノードｆｆ１ｉ
をゲート電極よりも上まで成長せしめたシリコン成長層
で構成しているため、ストレージノート’　ｆｆｌ極の
バターニングが不要となり、工数の低減をはかることが
可能となる。

また、本発明の方法では、ゲート電極の周りを絶縁膜で
被覆した後、絶縁膜から露呈する基板表面に選択的にシ
リコン成長層を形成し、このゲート電極をマスクとしシ
リコン成長層を介して半導体基板内に、不純物拡散を行
い、ソース・ドレイン領域を形成し、このシリコン成長
層にストレジノードコンタクトおよびビット線コンタク
トを開口し、キャパシタおよびビット線を形成するよう
にしているため、容易に浅い拡散層を形成することがで
き、またコンタクトの形成もコンタクト内への導体層の
形成に際しても、容易に信頼性よくおこなうことが可能
となる。

【図面の簡単な説明】

第１図（ａ）乃至第１図（Ｃ）は本発明の第１の実施例
の積層形メモリセル構造のＤＲＡＭを示す図、第２図乃
至第８図は第１図の積層形メモリセル構造のＤＲＡＭの
製造工程図、第９図（ａ）は第１図に示した第１の実施
例のＤＲＡＭの素子分離領域近傍の拡大説明図、第９図
（ｂ）は従来のＤＲＡＭの素子分離領域近傍の拡大説明
図、第９図（ｃ）は本発明のＤＲＡＭと従来例のＤＲＡ
Ｍとの耐圧と素子分離距離との関係を示す比較図、第１
０図（ａ）乃至第１０図　（Ｃ）は本発明の第２の実施
例の積層形メモリセル構造のＤＲＡＭを示す図、第１１
図（ａ）乃至第１１図（ｅ）は本発明の第３の実施例の
積層形メモリセル構造のＤＲＡＭを示す図、第１２図（
ａ）乃至第１２図（Ｃ）は本発明の第４の実施例の積層
形メモリセル構造のＤＲＡＭを示す図、第１３図（ａ）
乃至第１３図（Ｃ）は本発明の第５の実施例の積層形メ
モリセル構造のＤＲＡＭを示す図、第１４図乃至第１６
図は第１３図の積層形メモリセル構造のＤＲＡＭの製造
工程図、第１７図（ａ）乃至第１７図（Ｃ）は本発明の
第６の実施例の積層形メモリセル構造のＤＲＡＭを示す
図、第１８図乃至第２１図は第１７図の積層形メモリセ
ル構造のＤＲＡＭの製造工程図、第２２図（ａ）乃至第
２２図（ｅ）は本発明の第７の実施例の積層形メモリセ
ル構造のＤＲＡＭを示す図、第２３図（ａ）乃至第２３
図（ｃ）は本発明の第８の実施例の積層形メモリセル構
造のＤＲＡＭを示す図、第２４図（ａ）乃至第２４図（
Ｃ）は同項層形メモリセル構造のＤＲＡＭの製造工程の
一部を示す図、第２５図（ａ）乃至第２５図（Ｃ）は従
来例の積層形メモリセル構造のＤＲＡＭを示す図、第２
６図（ａ）および第２６図（ｂ）は従来例と本発明のＤ
ＲＡＭのコンタクトと拡散層との関係を示す説明図、第
２６図（Ｃ）は従来例および本発明のＤ　ＲＡ　Ｍの閾
値電圧とゲート長との関係を示す図である。１・・ｐ型のシリコン基板、２・・素子分離絶縁膜、３
・・・ｐ−拡散層、４・・・ゲート絶縁膜、５・・・ゲ
ート電極、６・・・ゲート上絶縁膜、７・・・ゲート側
壁絶縁膜、８・・・拡散層、９．９′・・・シリコン成
長層、１０・・・ソース・ドレイン領域、１１・・・絶
縁膜、１２・・・ストレージノードコンタクト、１３・
・・ストレージノード電極、１４・・キャパシタ絶縁膜
、】５・・・プレート電極、１６・・・絶縁膜、１７・
・・ビット線コンタクト、１８・・・ビット線、１９・
・・層間絶縁膜、２０・・・シリコン成長層、２１・・
・窒化シリコン膜、２２・・・酸化シリコン膜、２３・
・・窒化シリコン膜、２４・・・酸化シリコン膜、２５
・・・絶縁膜、２６・・・窒化シリコン膜。Ｐｒぐ眉第９図ケ゛−ト抹り第２６図

Claims

【特許請求の範囲】

（１）ＭＯＳＦＥＴと、前記ＭＯＳＦＥＴのソースまたはドレイン領域に、ストレージノードコンタクトを介して接続され
たストレージノード電極とキャパシタ絶縁膜とプレート
電極とからなるキャパシタとによってメモリセルを形成
してなるＤＲＡＭにおいて、前記ＭＯＳＦＥＴのソース
・ドレイン領域はこれに自己整合的に成長せしめられたシリコン成長層
を具備し、ストレージノードコンタクトおよびビット線コンタクトは、前記シリコン成長層上に形成されてい
ることを特徴とする半導体記憶装置。
（２）前記ストレージノードコンタクトおよびまたはビ
ット線コンタクト内には、半導体または導体が充填され
ていることを特徴とする請求項（１）記載の半導体記憶
装置。
（３）前記シリコン成長層は、ストレージノードコンタ
クト部においてゲート電極よりも上まで到達するように
形成されており、これがそのままストレージノード電極を構成していることを特徴とする請求項（１）記載の半導体
記憶装置。
（４）ＭＯＳＦＥＴと、このＭＯＳＦＥＴのソースまたはドレイン領域に、ストレージノードコンタクトを介して接続され
たストレージノード電極とキャパシタ絶縁膜とプレート
電極とからなるキャパシタとによって、メモリセルを形
成してなるＤＲＡＭの製造方法において、半導体基板上にゲート電極を形成するゲート電極形成工程と、ゲート電極の周りを絶縁膜で被覆する被覆工程と、絶縁膜から露呈する基板表面に選択的にシリコン成長層を形成する選択的気相成長工程と、前記ゲ
ート電極をマスクとして、前記半導体基板内に、前記シリコン成長層を介して不純物拡散を
行い、ソース・ドレイン領域を形成する不純物拡散工程
と、前記シリコン成長層にストレージノードコンタクトおよびビット線コンタクトを開口し、キャパシ
タおよびビット線を形成するキャパシタおよびビット線
形成工程とを含むようにしたことを特徴とする半導体記
憶装置の製造方法。