JP2003046080A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2003046080A JP2003046080A JP2001228436A JP2001228436A JP2003046080A JP 2003046080 A JP2003046080 A JP 2003046080A JP 2001228436 A JP2001228436 A JP 2001228436A JP 2001228436 A JP2001228436 A JP 2001228436A JP 2003046080 A JP2003046080 A JP 2003046080A
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Abstract
(57)【要約】
【課題】パターン占有面積の縮小と電荷の保持特性を改
善できる半導体装置及びその製造方法を提供することを
目的としている。 【解決手段】半導体装置は、半導体基板１１と、前記半
導体基板の主表面に形成された溝１４と、前記溝の開口
部近傍の前記半導体基板中に形成され、ゲート電極とし
て働く第１の不純物拡散領域１５と、前記溝の側壁にお
ける前記第１の不純物拡散領域の表面に形成されたゲー
ト絶縁膜１８と、前記溝の上部に埋め込まれ、前記ゲー
ト絶縁膜を介在して前記第１の不純物拡散領域に対向
し、チャネル領域として働く第１のポリシリコン層１９
と、前記溝内の第１のポリシリコン層下に形成された導
電層１７と、前記第１のポリシリコン層上に形成され、
ソースまたはドレイン領域として働く第２のポリシリコ
ン層２０とを具備する縦型トランジスタを備えることを
特徴とする。
善できる半導体装置及びその製造方法を提供することを
目的としている。 【解決手段】半導体装置は、半導体基板１１と、前記半
導体基板の主表面に形成された溝１４と、前記溝の開口
部近傍の前記半導体基板中に形成され、ゲート電極とし
て働く第１の不純物拡散領域１５と、前記溝の側壁にお
ける前記第１の不純物拡散領域の表面に形成されたゲー
ト絶縁膜１８と、前記溝の上部に埋め込まれ、前記ゲー
ト絶縁膜を介在して前記第１の不純物拡散領域に対向
し、チャネル領域として働く第１のポリシリコン層１９
と、前記溝内の第１のポリシリコン層下に形成された導
電層１７と、前記第１のポリシリコン層上に形成され、
ソースまたはドレイン領域として働く第２のポリシリコ
ン層２０とを具備する縦型トランジスタを備えることを
特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、縦型トランジスタ
を備えた半導体装置及びその製造方法に関し、例えばト
レンチ型ＤＲＡＭのメモリセル構造に好適であり、汎用
ＤＲＡＭやＤＲＡＭ／ロジック混載デバイス等に使用さ
れるものである。
を備えた半導体装置及びその製造方法に関し、例えばト
レンチ型ＤＲＡＭのメモリセル構造に好適であり、汎用
ＤＲＡＭやＤＲＡＭ／ロジック混載デバイス等に使用さ
れるものである。
【０００２】
【従来の技術】情報通信分野の発展に伴い、ＤＲＡＭの
大容量化への要求はますます強くなってきている。この
ような大容量化に対応するために、２５６Ｍビットの汎
用ＤＲＡＭやＣＭＯＳIII世代のＤＲＡＭ／ロジック混
載デバイスでは、埋め込みストラップ（Buried Srtap）
を用いたトレンチ構造を採用している。現状のトレンチ
セル構造では、半導体基板の主表面に形成した溝内にト
レンチキャパシタを形成し、この溝の開口部近傍にトラ
ンスファゲートトランジスタを形成している。上記トレ
ンチキャパシタは、溝内に埋め込まれたポリシリコン層
を一方の電極、溝の側壁及び底部の基板表面に形成され
た絶縁膜をキャパシタ絶縁膜、溝の側壁及び底部周辺の
基板中に形成された不純物拡散層を他方の電極として形
成される。上記トランスファゲートトランジスタは、Ｄ
ＲＡＭ周辺のロジック回路部と同じ構造のトランジスタ
である。上記トランスファゲートトランジスタのソース
またはドレイン領域（不純物拡散領域）は、埋め込みス
トラップを介して上記溝内のポリシリコン層と電気的に
接続されている。
大容量化への要求はますます強くなってきている。この
ような大容量化に対応するために、２５６Ｍビットの汎
用ＤＲＡＭやＣＭＯＳIII世代のＤＲＡＭ／ロジック混
載デバイスでは、埋め込みストラップ（Buried Srtap）
を用いたトレンチ構造を採用している。現状のトレンチ
セル構造では、半導体基板の主表面に形成した溝内にト
レンチキャパシタを形成し、この溝の開口部近傍にトラ
ンスファゲートトランジスタを形成している。上記トレ
ンチキャパシタは、溝内に埋め込まれたポリシリコン層
を一方の電極、溝の側壁及び底部の基板表面に形成され
た絶縁膜をキャパシタ絶縁膜、溝の側壁及び底部周辺の
基板中に形成された不純物拡散層を他方の電極として形
成される。上記トランスファゲートトランジスタは、Ｄ
ＲＡＭ周辺のロジック回路部と同じ構造のトランジスタ
である。上記トランスファゲートトランジスタのソース
またはドレイン領域（不純物拡散領域）は、埋め込みス
トラップを介して上記溝内のポリシリコン層と電気的に
接続されている。
【０００３】さらに大容量化を進めて行くためには、セ
ル面積を縮小するだけでなく、セル面積の縮小に伴って
トレンチキャパシタの容量も小さくなることから、セル
に保持されている電荷をより長い時間保持できるデバイ
ス構造を採用する等の手法が必要となる。
ル面積を縮小するだけでなく、セル面積の縮小に伴って
トレンチキャパシタの容量も小さくなることから、セル
に保持されている電荷をより長い時間保持できるデバイ
ス構造を採用する等の手法が必要となる。
【０００４】近年、セル面積を縮小するために、トラン
スファゲートトランジスタを縦型に配置する方法が提案
されており、例えばIEDM Tech. Dig., P 25, 1999, U.G
ruening, et al. "A Novel Trench DRAM Cell with VER
I BEST for 4Gb/16Gb"には、埋め込みストラップを基板
深くに形成し、トレンチの側壁部をチャネル領域として
用いる縦型トランジスタを有するセル構造が発表されて
いる。
スファゲートトランジスタを縦型に配置する方法が提案
されており、例えばIEDM Tech. Dig., P 25, 1999, U.G
ruening, et al. "A Novel Trench DRAM Cell with VER
I BEST for 4Gb/16Gb"には、埋め込みストラップを基板
深くに形成し、トレンチの側壁部をチャネル領域として
用いる縦型トランジスタを有するセル構造が発表されて
いる。
【０００５】しかしながら、このセル構造は、埋め込み
ストラップを持つ構造のため、電荷を保持する特性を決
めている最大の要因である埋め込みストラップからのジ
ャンクションリークは改善できない。
ストラップを持つ構造のため、電荷を保持する特性を決
めている最大の要因である埋め込みストラップからのジ
ャンクションリークは改善できない。
【０００６】その他には、埋め込みストラップ部からの
ジャンクションリークをなくすために、埋め込みストラ
ップを設けずに、溝内部に形成したポリシリコン層をチ
ャネル領域として用いる縦型トランジスタを有するセル
構造も提案されている。
ジャンクションリークをなくすために、埋め込みストラ
ップを設けずに、溝内部に形成したポリシリコン層をチ
ャネル領域として用いる縦型トランジスタを有するセル
構造も提案されている。
【０００７】このセル構造では、縦型トランジスタのゲ
ート電極もポリシリコン等を用いて形成することになる
が、チャネル領域が単結晶シリコン（基板）の場合に比
べて、ポリシリコン層の表面に耐圧や信頼性が高い良質
なゲート酸化膜を形成するのが難しく、縦型トランジス
タの耐圧や信頼性の低下を招くとともに、十分な電荷保
持特性が得られない恐れがある。
ート電極もポリシリコン等を用いて形成することになる
が、チャネル領域が単結晶シリコン（基板）の場合に比
べて、ポリシリコン層の表面に耐圧や信頼性が高い良質
なゲート酸化膜を形成するのが難しく、縦型トランジス
タの耐圧や信頼性の低下を招くとともに、十分な電荷保
持特性が得られない恐れがある。
【０００８】
【発明が解決しようとする課題】上記のように従来の縦
型トランジスタを有する半導体装置及びその製造方法で
は、パターン占有面積を縮小しようとすると縦型トラン
ジスタの耐圧や信頼性の低下を招くという問題があっ
た。
型トランジスタを有する半導体装置及びその製造方法で
は、パターン占有面積を縮小しようとすると縦型トラン
ジスタの耐圧や信頼性の低下を招くという問題があっ
た。
【０００９】また、従来のトレンチセル構造を有する半
導体装置及びその製造方法では、トレンチキャパシタの
近傍にトランジスタを縦型に配置してパターン占有面積
を縮小しようとすると、電荷の保持特性が低下したり、
埋め込みストラップからジャンクションリークが発生す
るという問題があった。
導体装置及びその製造方法では、トレンチキャパシタの
近傍にトランジスタを縦型に配置してパターン占有面積
を縮小しようとすると、電荷の保持特性が低下したり、
埋め込みストラップからジャンクションリークが発生す
るという問題があった。
【００１０】本発明は上記のような事情に鑑みてなされ
たもので、その目的とするところは、耐圧や信頼性の低
下を招くことなくパターン占有面積の縮小化を図れる縦
型トランジスタを有する半導体装置及びその製造方法を
提供することにある。
たもので、その目的とするところは、耐圧や信頼性の低
下を招くことなくパターン占有面積の縮小化を図れる縦
型トランジスタを有する半導体装置及びその製造方法を
提供することにある。
【００１１】また、本発明の目的は、パターン占有面積
を縮小しても、電荷の保持特性の低下や埋め込みストラ
ップからのジャンクションリークを抑制できるトレンチ
セル構造を有する半導体装置及びその製造方法を提供す
ることにある。
を縮小しても、電荷の保持特性の低下や埋め込みストラ
ップからのジャンクションリークを抑制できるトレンチ
セル構造を有する半導体装置及びその製造方法を提供す
ることにある。
【００１２】
【課題を解決するための手段】本発明の縦型トランジス
タを備える半導体装置は、半導体基板と、前記半導体基
板の主表面に形成された溝と、前記溝の開口部近傍の前
記半導体基板中に形成され、ゲート電極として働く第１
の不純物拡散領域と、前記溝の側壁における前記第１の
不純物拡散領域の表面に形成されたゲート絶縁膜と、前
記溝の上部に埋め込まれ、前記ゲート絶縁膜を介在して
前記第１の不純物拡散領域に対向し、チャネル領域とし
て働く第１のポリシリコン層と、前記溝内の第１のポリ
シリコン層下に形成された導電層と、前記第１のポリシ
リコン層上に形成され、ソースまたはドレイン領域とし
て働く第２のポリシリコン層とを具備することを特徴と
している。
タを備える半導体装置は、半導体基板と、前記半導体基
板の主表面に形成された溝と、前記溝の開口部近傍の前
記半導体基板中に形成され、ゲート電極として働く第１
の不純物拡散領域と、前記溝の側壁における前記第１の
不純物拡散領域の表面に形成されたゲート絶縁膜と、前
記溝の上部に埋め込まれ、前記ゲート絶縁膜を介在して
前記第１の不純物拡散領域に対向し、チャネル領域とし
て働く第１のポリシリコン層と、前記溝内の第１のポリ
シリコン層下に形成された導電層と、前記第１のポリシ
リコン層上に形成され、ソースまたはドレイン領域とし
て働く第２のポリシリコン層とを具備することを特徴と
している。
【００１３】また、本発明の半導体装置は、半導体基板
と、前記半導体基板の主表面に形成された溝と、前記溝
の下部に形成されたトレンチキャパシタと、前記溝の上
部に、電流通路の一端が前記トレンチキャパシタの一方
の電極と電気的に接続されて形成され、前記溝の開口部
近傍の前記半導体基板中に形成された第１の不純物拡散
領域をゲート電極とする縦型トランジスタとを具備する
ことを特徴としている。
と、前記半導体基板の主表面に形成された溝と、前記溝
の下部に形成されたトレンチキャパシタと、前記溝の上
部に、電流通路の一端が前記トレンチキャパシタの一方
の電極と電気的に接続されて形成され、前記溝の開口部
近傍の前記半導体基板中に形成された第１の不純物拡散
領域をゲート電極とする縦型トランジスタとを具備する
ことを特徴としている。
【００１４】本発明の縦型トランジスタを備える半導体
装置の製造方法は、半導体基板中に第１の不純物拡散領
域を形成する工程と、前記半導体基板上にこの半導体基
板とエッチング選択比のあるマスク層を形成する工程
と、前記マスク層を用いて、前記半導体基板の主表面か
ら前記第１の不純物拡散領域に達する深さの溝を形成す
る工程と、前記溝の底部近傍の側壁に第１の絶縁膜を形
成する工程と、前記溝の下部に、前記第１の不純物拡散
領域に電気的に接続された導電層を埋め込み形成する工
程と、前記溝の上部の側壁を酸化して、ゲート絶縁膜と
して働く第２の絶縁膜を形成する工程と、前記溝内の前
記導電層上にチャネル領域として働く第１のポリシリコ
ン層を埋め込み形成する工程と、前記マスク層を除去
し、前記第１のポリシリコン層の上部を前記半導体基板
の主表面から露出させる工程と、前記溝の上部の前記第
１のポリシリコン層及び前記半導体基板の主表面におけ
る前記溝の開口部近傍に不純物を導入し、前記第１のポ
リシリコン層中にソースまたはドレイン領域として働く
第２の不純物拡散領域、前記半導体基板における前記溝
の開口部近傍にゲート電極として働く第３の不純物拡散
領域を形成する工程とを具備することを特徴としてい
る。
装置の製造方法は、半導体基板中に第１の不純物拡散領
域を形成する工程と、前記半導体基板上にこの半導体基
板とエッチング選択比のあるマスク層を形成する工程
と、前記マスク層を用いて、前記半導体基板の主表面か
ら前記第１の不純物拡散領域に達する深さの溝を形成す
る工程と、前記溝の底部近傍の側壁に第１の絶縁膜を形
成する工程と、前記溝の下部に、前記第１の不純物拡散
領域に電気的に接続された導電層を埋め込み形成する工
程と、前記溝の上部の側壁を酸化して、ゲート絶縁膜と
して働く第２の絶縁膜を形成する工程と、前記溝内の前
記導電層上にチャネル領域として働く第１のポリシリコ
ン層を埋め込み形成する工程と、前記マスク層を除去
し、前記第１のポリシリコン層の上部を前記半導体基板
の主表面から露出させる工程と、前記溝の上部の前記第
１のポリシリコン層及び前記半導体基板の主表面におけ
る前記溝の開口部近傍に不純物を導入し、前記第１のポ
リシリコン層中にソースまたはドレイン領域として働く
第２の不純物拡散領域、前記半導体基板における前記溝
の開口部近傍にゲート電極として働く第３の不純物拡散
領域を形成する工程とを具備することを特徴としてい
る。
【００１５】また、本発明の半導体装置の製造方法は、
半導体基板上にこの半導体基板とエッチング選択比のあ
るマスク層を形成する工程と、前記マスク層を用いて、
前記半導体基板の主表面に溝を形成する工程と、前記溝
の下部にトレンチキャパシタを形成する工程と、前記溝
の下部に、前記第１の不純物拡散領域に電気的に接続さ
れた導電層を埋め込み形成する工程と、前記溝の上部の
側壁を酸化して、ゲート絶縁膜として働く絶縁膜を形成
する工程と、前記溝内にチャネル領域として働く第１の
ポリシリコン層を埋め込み形成する工程と、前記マスク
層を除去し、前記第１のポリシリコン層の上部を前記半
導体基板の主表面から露出させる工程と、前記溝の上部
の前記第１のポリシリコン層及び前記半導体基板の主表
面における前記溝の開口部近傍に不純物を導入し、前記
第１のポリシリコン層中にソースまたはドレイン領域と
して働く第２の不純物拡散領域、前記半導体基板におけ
る前記溝の開口部近傍にゲート電極として働く第３の不
純物拡散領域を形成する工程とを具備することを特徴と
している。
半導体基板上にこの半導体基板とエッチング選択比のあ
るマスク層を形成する工程と、前記マスク層を用いて、
前記半導体基板の主表面に溝を形成する工程と、前記溝
の下部にトレンチキャパシタを形成する工程と、前記溝
の下部に、前記第１の不純物拡散領域に電気的に接続さ
れた導電層を埋め込み形成する工程と、前記溝の上部の
側壁を酸化して、ゲート絶縁膜として働く絶縁膜を形成
する工程と、前記溝内にチャネル領域として働く第１の
ポリシリコン層を埋め込み形成する工程と、前記マスク
層を除去し、前記第１のポリシリコン層の上部を前記半
導体基板の主表面から露出させる工程と、前記溝の上部
の前記第１のポリシリコン層及び前記半導体基板の主表
面における前記溝の開口部近傍に不純物を導入し、前記
第１のポリシリコン層中にソースまたはドレイン領域と
して働く第２の不純物拡散領域、前記半導体基板におけ
る前記溝の開口部近傍にゲート電極として働く第３の不
純物拡散領域を形成する工程とを具備することを特徴と
している。
【００１６】上記のような構成並びに製造方法によれ
ば、溝の開口部近傍の半導体基板中に形成した不純物拡
散領域をゲート電極として用い、ゲート絶縁膜は上記半
導体基板を酸化して形成できるため、耐圧が高く且つ信
頼性も高いゲート絶縁膜を得ることができる。
ば、溝の開口部近傍の半導体基板中に形成した不純物拡
散領域をゲート電極として用い、ゲート絶縁膜は上記半
導体基板を酸化して形成できるため、耐圧が高く且つ信
頼性も高いゲート絶縁膜を得ることができる。
【００１７】よって、耐圧や信頼性の低下を招くことな
くパターン占有面積の縮小化を図れる。また、トレンチ
セルを形成したときに、パターン占有面積を縮小して
も、電荷の保持特性の低下や埋め込みストラップからの
ジャンクションリークを抑制できる。
くパターン占有面積の縮小化を図れる。また、トレンチ
セルを形成したときに、パターン占有面積を縮小して
も、電荷の保持特性の低下や埋め込みストラップからの
ジャンクションリークを抑制できる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１及び図２はそれぞれ、
本発明の第１の実施の形態に係る半導体装置について説
明するためのもので、図１は縦型トランジスタの断面
図、図２は縦型トランジスタのパターン平面図であり、
図２のＸ−Ｘ’線に沿った断面が図１に対応する。
て図面を参照して説明する。図１及び図２はそれぞれ、
本発明の第１の実施の形態に係る半導体装置について説
明するためのもので、図１は縦型トランジスタの断面
図、図２は縦型トランジスタのパターン平面図であり、
図２のＸ−Ｘ’線に沿った断面が図１に対応する。
【００１９】図１に示すように、半導体基板（例えばシ
リコン基板）１１中にＮ＋型の不純物拡散領域１２が形
成されている。上記半導体基板１１の主表面にはＳＴＩ
（Shallow Trench Isolation）構造の素子分離領域１３
が形成されて素子分離が行われ、この素子分離領域１３
で分離された領域内に上記不純物拡散領域１２に達する
深さの溝１４が形成されている。上記素子分離領域１３
で区画された領域における溝１４の開口部近傍の半導体
基板１１の表面領域には、ゲート電極として働くＮ＋型
の不純物拡散領域１５が形成されている。上記溝１４の
下部の側壁には、ＴＥＯＳ等からなる絶縁膜カラー１６
が形成され、この溝１４内の下部がＮ＋型のポリシリコ
ン層（または金属層）１７で埋め込まれている。また、
上記溝１４の上部の側壁には、ゲート絶縁膜として働く
絶縁膜１８が形成され、この溝１４の上部がチャネル領
域として働くＰ−型ポリシリコン層１９で埋め込まれて
いる。上記絶縁膜１８は、上記溝１４の側壁の半導体基
板１１が酸化されて形成される。上記ポリシリコン層１
９上には、ソースまたはドレイン領域として働くＮ ＋型
のポリシリコン層２０が形成されている。上記ポリシリ
コン層２０の側壁には、側壁絶縁膜２１が形成され、そ
の上面にはシリサイド層２２が形成されている。上記不
純物拡散領域１５上にもシリサイド層２３が形成されて
いる。
リコン基板）１１中にＮ＋型の不純物拡散領域１２が形
成されている。上記半導体基板１１の主表面にはＳＴＩ
（Shallow Trench Isolation）構造の素子分離領域１３
が形成されて素子分離が行われ、この素子分離領域１３
で分離された領域内に上記不純物拡散領域１２に達する
深さの溝１４が形成されている。上記素子分離領域１３
で区画された領域における溝１４の開口部近傍の半導体
基板１１の表面領域には、ゲート電極として働くＮ＋型
の不純物拡散領域１５が形成されている。上記溝１４の
下部の側壁には、ＴＥＯＳ等からなる絶縁膜カラー１６
が形成され、この溝１４内の下部がＮ＋型のポリシリコ
ン層（または金属層）１７で埋め込まれている。また、
上記溝１４の上部の側壁には、ゲート絶縁膜として働く
絶縁膜１８が形成され、この溝１４の上部がチャネル領
域として働くＰ−型ポリシリコン層１９で埋め込まれて
いる。上記絶縁膜１８は、上記溝１４の側壁の半導体基
板１１が酸化されて形成される。上記ポリシリコン層１
９上には、ソースまたはドレイン領域として働くＮ ＋型
のポリシリコン層２０が形成されている。上記ポリシリ
コン層２０の側壁には、側壁絶縁膜２１が形成され、そ
の上面にはシリサイド層２２が形成されている。上記不
純物拡散領域１５上にもシリサイド層２３が形成されて
いる。
【００２０】上記半導体基板１１の主表面上の全面に
は、ＰＳＧやＢＰＳＧ、あるいはこれらの積層構造から
なる層間絶縁膜２４が形成され、この層間絶縁膜２４の
上記シリサイド層２２上にコンタクトホール２５が形成
されている。このコンタクトホール２５内には金属プラ
グ２６が埋め込まれ、上記層間絶縁膜２４上に形成され
た金属層２７とコンタクトされている。
は、ＰＳＧやＢＰＳＧ、あるいはこれらの積層構造から
なる層間絶縁膜２４が形成され、この層間絶縁膜２４の
上記シリサイド層２２上にコンタクトホール２５が形成
されている。このコンタクトホール２５内には金属プラ
グ２６が埋め込まれ、上記層間絶縁膜２４上に形成され
た金属層２７とコンタクトされている。
【００２１】図３乃至図１１はそれぞれ、上記図１及び
図２に示した縦型トランジスタの製造工程を順次示す断
面図である。まず、図３に示すように、半導体基板１１
の深い領域にイオン注入等によりＮ＋型の不純物拡散領
域１２を形成する。その後、上記半導体基板１１の主表
面上にＳｉＮ等からなるマスク３１を形成し、ＲＩＥ等
の異方性エッチングを行って溝１４を形成する。
図２に示した縦型トランジスタの製造工程を順次示す断
面図である。まず、図３に示すように、半導体基板１１
の深い領域にイオン注入等によりＮ＋型の不純物拡散領
域１２を形成する。その後、上記半導体基板１１の主表
面上にＳｉＮ等からなるマスク３１を形成し、ＲＩＥ等
の異方性エッチングを行って溝１４を形成する。
【００２２】その後、図４に示すように、上記半導体基
板１１の主表面上、溝１４の側壁及び底部に、ＣＶＤ法
等により絶縁膜（ＴＥＯＳ）１６を堆積形成する。
板１１の主表面上、溝１４の側壁及び底部に、ＣＶＤ法
等により絶縁膜（ＴＥＯＳ）１６を堆積形成する。
【００２３】次に、ＲＩＥ等の異方性エッチングを行っ
て半導体基板１１の主表面上及び溝１４の底部の絶縁膜
１６を除去し、溝１４の側壁部に残存させる。引き続
き、図５に示すように、上記マスク３１上及び溝１４内
に、Ｎ＋型のポリシリコン層１７を堆積形成する。
て半導体基板１１の主表面上及び溝１４の底部の絶縁膜
１６を除去し、溝１４の側壁部に残存させる。引き続
き、図５に示すように、上記マスク３１上及び溝１４内
に、Ｎ＋型のポリシリコン層１７を堆積形成する。
【００２４】その後、図６に示すように、上記ポリシリ
コン層１７をＲＩＥ等でエッチバックして、溝１４の底
部に残存させる。この時、絶縁膜１６もエッチバックさ
れる。
コン層１７をＲＩＥ等でエッチバックして、溝１４の底
部に残存させる。この時、絶縁膜１６もエッチバックさ
れる。
【００２５】次に、上記溝１４内の半導体基板１１の露
出面を熱酸化して、厚さが５ｎｍ程度のゲート絶縁膜１
８を形成する。このゲート絶縁膜１８は、シリコン表面
を酸化したＳｉＯ２膜でも良いが、シリコン表面を酸化
した後にシリコン窒化膜を堆積、もしくはシリコン表面
を酸化した酸化膜の表面を窒化して形成したＳｉＯ２／
ＳｉＮの積層構造を用いても良い。この際、上記ポリシ
リコン層１７の露出面上にも酸化膜１８’が形成され
る。その後、図７に示すように、上記マスク３１上及び
溝１４内にＰ−型ポリシリコン層３２を溝１４の半径よ
り薄く形成する。
出面を熱酸化して、厚さが５ｎｍ程度のゲート絶縁膜１
８を形成する。このゲート絶縁膜１８は、シリコン表面
を酸化したＳｉＯ２膜でも良いが、シリコン表面を酸化
した後にシリコン窒化膜を堆積、もしくはシリコン表面
を酸化した酸化膜の表面を窒化して形成したＳｉＯ２／
ＳｉＮの積層構造を用いても良い。この際、上記ポリシ
リコン層１７の露出面上にも酸化膜１８’が形成され
る。その後、図７に示すように、上記マスク３１上及び
溝１４内にＰ−型ポリシリコン層３２を溝１４の半径よ
り薄く形成する。
【００２６】次に、図８に示すように、ＲＩＥ等により
上記ポリシリコン層３２をエッチバックし、上記溝１４
内の上記ポリシリコン層１７上の絶縁膜１８’を除去す
る。この際、溝１４の側壁に形成されているゲート絶縁
膜１８は、上記溝１４の側壁に残存されているポリシリ
コン層３２によって保護される。
上記ポリシリコン層３２をエッチバックし、上記溝１４
内の上記ポリシリコン層１７上の絶縁膜１８’を除去す
る。この際、溝１４の側壁に形成されているゲート絶縁
膜１８は、上記溝１４の側壁に残存されているポリシリ
コン層３２によって保護される。
【００２７】次に、上記溝１４内を埋め込むように、マ
スク３１上の全面にポリシリコン層を形成し、ＣＭＰを
行ってマスク３１上のポリシリコン層を除去して平坦化
することにより、図９に示すように上記溝１４をポリシ
リコン層３３で埋め込む。この時、ポリシリコン層３３
の上部は、半導体基板１１の主表面よりも上になるよう
にする。
スク３１上の全面にポリシリコン層を形成し、ＣＭＰを
行ってマスク３１上のポリシリコン層を除去して平坦化
することにより、図９に示すように上記溝１４をポリシ
リコン層３３で埋め込む。この時、ポリシリコン層３３
の上部は、半導体基板１１の主表面よりも上になるよう
にする。
【００２８】その後、図１０に示すように、上記マスク
３１を除去し、ＳＴＩ用の溝を形成して絶縁物を埋め込
み、素子分離領域１３を形成する。これによって、縦型
トランジスタ周辺の半導体基板と隣接する縦型トランジ
スタ周辺の半導体基板とが電気的に分離される。
３１を除去し、ＳＴＩ用の溝を形成して絶縁物を埋め込
み、素子分離領域１３を形成する。これによって、縦型
トランジスタ周辺の半導体基板と隣接する縦型トランジ
スタ周辺の半導体基板とが電気的に分離される。
【００２９】次に、不純物のイオン注入を行って、図１
１に示すように、ゲート電極として働く不純物拡散領域
１５、及びソースまたはドレイン領域２０（ポリシリコ
ン層３２，３３）を形成した後、ソースまたはドレイン
領域として働くポリシリコン層２０の側壁部に側壁絶縁
膜２１を形成する。そして、サリサイド技術により、上
記不純物拡散領域１５上及びポリシリコン層２０上にシ
リサイド層２３，２２を形成する。上記シリサイド層２
３によってゲート電極の低抵抗化が図れ、上記シリサイ
ド層２２によってコンタクトの容易化と高信頼性化が図
れる。
１に示すように、ゲート電極として働く不純物拡散領域
１５、及びソースまたはドレイン領域２０（ポリシリコ
ン層３２，３３）を形成した後、ソースまたはドレイン
領域として働くポリシリコン層２０の側壁部に側壁絶縁
膜２１を形成する。そして、サリサイド技術により、上
記不純物拡散領域１５上及びポリシリコン層２０上にシ
リサイド層２３，２２を形成する。上記シリサイド層２
３によってゲート電極の低抵抗化が図れ、上記シリサイ
ド層２２によってコンタクトの容易化と高信頼性化が図
れる。
【００３０】その後、周知の多層配線工程を用いて配線
層を形成する。上記半導体基板１１上の全面に層間絶縁
膜２４を形成し、シリサイド層２２上にコンタクトホー
ル２５を開孔した後、金属プラグ２６で埋め込む。そし
て、上記層間絶縁膜２４上に金属配線層２７を形成する
ことにより、図１及び図２に示したような縦型トランジ
スタを形成する。
層を形成する。上記半導体基板１１上の全面に層間絶縁
膜２４を形成し、シリサイド層２２上にコンタクトホー
ル２５を開孔した後、金属プラグ２６で埋め込む。そし
て、上記層間絶縁膜２４上に金属配線層２７を形成する
ことにより、図１及び図２に示したような縦型トランジ
スタを形成する。
【００３１】上記のような構成並びに製造方法によれ
ば、半導体基板１１中に形成した不純物拡散領域１４を
ゲート電極として用い、ゲート絶縁膜１８を溝１４の側
壁の半導体基板１１を酸化して形成するので、パターン
占有面積を縮小しても耐圧が高く且つ信頼性も高いゲー
ト絶縁膜１４を得ることができる。
ば、半導体基板１１中に形成した不純物拡散領域１４を
ゲート電極として用い、ゲート絶縁膜１８を溝１４の側
壁の半導体基板１１を酸化して形成するので、パターン
占有面積を縮小しても耐圧が高く且つ信頼性も高いゲー
ト絶縁膜１４を得ることができる。
【００３２】なお、上記図５に示した工程において、上
記マスク３１上及び溝１４内に、Ｎ ＋型のポリシリコン
層１７を堆積形成したが、蒸着等により金属層３４を形
成し、図１２に示すように、上記金属層３４をＲＩＥ等
でエッチバックして、溝１４の底部に残存させるように
しても良い。
記マスク３１上及び溝１４内に、Ｎ ＋型のポリシリコン
層１７を堆積形成したが、蒸着等により金属層３４を形
成し、図１２に示すように、上記金属層３４をＲＩＥ等
でエッチバックして、溝１４の底部に残存させるように
しても良い。
【００３３】ポリシリコン層１７に代えて金属層３４を
形成すれば、図１３に示すように、ゲート絶縁膜１８を
形成するときに、金属層３４の表面に酸化膜等の絶縁膜
が形成されるのを防止でき、図８に示した絶縁膜１８’
の除去工程を不要にして製造工程の簡単化が図れる。
形成すれば、図１３に示すように、ゲート絶縁膜１８を
形成するときに、金属層３４の表面に酸化膜等の絶縁膜
が形成されるのを防止でき、図８に示した絶縁膜１８’
の除去工程を不要にして製造工程の簡単化が図れる。
【００３４】図１４及び図１５はそれぞれ、本発明の第
２の実施の形態に係る半導体装置について説明するため
のもので、図１４はメモリセル構造の断面図、図１５は
パターン平面図であり、図１５のＹ−Ｙ’線に沿った断
面が図１４に対応する。
２の実施の形態に係る半導体装置について説明するため
のもので、図１４はメモリセル構造の断面図、図１５は
パターン平面図であり、図１５のＹ−Ｙ’線に沿った断
面が図１４に対応する。
【００３５】半導体基板（例えばシリコン基板）４１の
主表面には、ＳＴＩ構造の素子分離領域４２が形成され
て素子分離が行われている。上記素子分離領域４２で分
離された素子領域には、溝４３が形成され、この溝４３
の下部にトレンチキャパシタ４４が、上部にトランスフ
ァゲートトランジスタ４５が形成されている。
主表面には、ＳＴＩ構造の素子分離領域４２が形成され
て素子分離が行われている。上記素子分離領域４２で分
離された素子領域には、溝４３が形成され、この溝４３
の下部にトレンチキャパシタ４４が、上部にトランスフ
ァゲートトランジスタ４５が形成されている。
【００３６】上記トレンチキャパシタ４４は、溝４３の
底部に埋め込まれたＮ＋型のポリシリコン層４６を一方
の電極、上記溝の側壁及び底部に形成された絶縁膜４７
をキャパシタ絶縁膜、上記溝４３の側壁及び底部周辺の
半導体基板４１中に形成され上記キャパシタ絶縁膜４７
を介在して対向する不純物拡散領域４８を他方の電極と
して形成されている。
底部に埋め込まれたＮ＋型のポリシリコン層４６を一方
の電極、上記溝の側壁及び底部に形成された絶縁膜４７
をキャパシタ絶縁膜、上記溝４３の側壁及び底部周辺の
半導体基板４１中に形成され上記キャパシタ絶縁膜４７
を介在して対向する不純物拡散領域４８を他方の電極と
して形成されている。
【００３７】上記トランスファゲートトランジスタ４５
は、溝４３に埋め込み形成されたポリシリコン層４９を
チャネル領域とし、溝４３の開口部近傍の不純物拡散領
域５０をゲート電極とする。チャネル領域４９とゲート
電極５０は、溝４３の側壁に形成されたゲート絶縁膜５
１によって電気的に絶縁されている。このゲート絶縁膜
５１は、上記溝１４内の半導体基板４１の表面が酸化さ
れて形成される。
は、溝４３に埋め込み形成されたポリシリコン層４９を
チャネル領域とし、溝４３の開口部近傍の不純物拡散領
域５０をゲート電極とする。チャネル領域４９とゲート
電極５０は、溝４３の側壁に形成されたゲート絶縁膜５
１によって電気的に絶縁されている。このゲート絶縁膜
５１は、上記溝１４内の半導体基板４１の表面が酸化さ
れて形成される。
【００３８】半導体基板４１のゲート電極として働く領
域５０は、上記ＳＴＩ構造の素子分離領域４２によって
素子分離されている。上記チャネル領域４９上に形成さ
れ、ソースまたはドレイン領域として働くポリシリコン
層５２の側壁には、側壁絶縁膜５３が形成され、その上
面にはシリサイド層５４が形成されている。上記ゲート
電極５０上にもシリサイド層５５が形成されている。す
なわち、上記ゲート電極５０の上部とソースまたはドレ
イン領域５２は側壁絶縁膜５３によって分離されたサリ
サイド構造を持つ。
域５０は、上記ＳＴＩ構造の素子分離領域４２によって
素子分離されている。上記チャネル領域４９上に形成さ
れ、ソースまたはドレイン領域として働くポリシリコン
層５２の側壁には、側壁絶縁膜５３が形成され、その上
面にはシリサイド層５４が形成されている。上記ゲート
電極５０上にもシリサイド層５５が形成されている。す
なわち、上記ゲート電極５０の上部とソースまたはドレ
イン領域５２は側壁絶縁膜５３によって分離されたサリ
サイド構造を持つ。
【００３９】上記溝４３の側壁のトレンチキャパシタ４
４とトランスファゲートトランジスタ４５の間の領域に
は、ＴＥＯＳ等からなる絶縁膜カラー５６が形成されて
いる。また、上記チャネル領域とトンネルキャパシタの
一方の電極との間には、Ｎ＋型のポリシリコン層（また
は金属層）５７が埋め込まれている。
４とトランスファゲートトランジスタ４５の間の領域に
は、ＴＥＯＳ等からなる絶縁膜カラー５６が形成されて
いる。また、上記チャネル領域とトンネルキャパシタの
一方の電極との間には、Ｎ＋型のポリシリコン層（また
は金属層）５７が埋め込まれている。
【００４０】上記半導体基板４１の主表面上の全面に
は、ＰＳＧやＢＰＳＧ、あるいはこれらの積層構造から
なる層間絶縁膜５８が形成され、この層間絶縁膜５８の
上記シリサイド層５４上にコンタクトホール５９が形成
されている。このコンタクトホール５９内には金属プラ
グ６０が埋め込まれ、上記層間絶縁膜５８上に形成され
た金属層（ビット線）６１とコンタクトされている。
は、ＰＳＧやＢＰＳＧ、あるいはこれらの積層構造から
なる層間絶縁膜５８が形成され、この層間絶縁膜５８の
上記シリサイド層５４上にコンタクトホール５９が形成
されている。このコンタクトホール５９内には金属プラ
グ６０が埋め込まれ、上記層間絶縁膜５８上に形成され
た金属層（ビット線）６１とコンタクトされている。
【００４１】上記トレンチセルは、図１５に示すように
千鳥配列されており、上記ゲート電極５０は、溝４３を
囲むように形成され、隣のセルのゲート電極と互いに繋
がっている。上記連続したゲート電極５０は、ワード線
として働く。一方、ビット線としての金属層６１は、隣
接する列をまたぐように配置されている。
千鳥配列されており、上記ゲート電極５０は、溝４３を
囲むように形成され、隣のセルのゲート電極と互いに繋
がっている。上記連続したゲート電極５０は、ワード線
として働く。一方、ビット線としての金属層６１は、隣
接する列をまたぐように配置されている。
【００４２】図１６乃至図２７はそれぞれ、上記図１４
及び図１５に示したトレンチセルの製造工程を順次示す
断面図である。まず、周知の汎用ＤＲＡＭやＤＲＡＭ／
ロジック混載デバイス等のプロセスを用いて、トレンチ
キャパシタ４４、このトレンチキャパシタ４４と半導体
基板４１を電気的に分離するためのＴＥＯＳ等の絶縁膜
カラー５６、及びポリシリコン層４６の形成を行う。
及び図１５に示したトレンチセルの製造工程を順次示す
断面図である。まず、周知の汎用ＤＲＡＭやＤＲＡＭ／
ロジック混載デバイス等のプロセスを用いて、トレンチ
キャパシタ４４、このトレンチキャパシタ４４と半導体
基板４１を電気的に分離するためのＴＥＯＳ等の絶縁膜
カラー５６、及びポリシリコン層４６の形成を行う。
【００４３】すなわち、図１６に示すように、半導体基
板４１の主表面上にＳｉＮ等からなるマスク７１を形成
し、ＲＩＥ等の異方性エッチングを行って溝４３を形成
する。その後、上記マスク７１上、溝の側壁及び底部に
Ｎ型の不純物がドープされ、拡散源となるポリシリコン
層７２を形成する。
板４１の主表面上にＳｉＮ等からなるマスク７１を形成
し、ＲＩＥ等の異方性エッチングを行って溝４３を形成
する。その後、上記マスク７１上、溝の側壁及び底部に
Ｎ型の不純物がドープされ、拡散源となるポリシリコン
層７２を形成する。
【００４４】次に、上記ポリシリコン層７２上にポリシ
リコンとエッチング選択比の高い材料層７３を形成し、
溝４３内をこの材料層７３で埋め込んだ後、エッチバッ
クして溝４３の底部に残存させる。そして、熱処理を行
い、上記ポリシリコン層７２中のＮ型不純物を溝４３の
下部の側壁及び底部から拡散させてトレンチキャパシタ
の電極として働くＮ＋型不純物拡散領域４８を形成する
（図１７参照）。
リコンとエッチング選択比の高い材料層７３を形成し、
溝４３内をこの材料層７３で埋め込んだ後、エッチバッ
クして溝４３の底部に残存させる。そして、熱処理を行
い、上記ポリシリコン層７２中のＮ型不純物を溝４３の
下部の側壁及び底部から拡散させてトレンチキャパシタ
の電極として働くＮ＋型不純物拡散領域４８を形成する
（図１７参照）。
【００４５】その後、上記ポリシリコン層７２及び材料
層７３を除去した後、熱酸化を行って、図１８に示すよ
うに、溝４３の側壁及び底部にキャパシタ絶縁膜４７を
形成する。このゲート絶縁膜４７は、シリコン表面を酸
化したＳｉＯ２膜、シリコン表面を酸化した後にシリコ
ン窒化膜を堆積したＳｉＯ２／ＳｉＮの積層構造、シリ
コン表面を酸化した酸化膜の表面を窒化して形成したＳ
ｉＯ２／ＳｉＮの積層構造、あるいはこれらに更にＳｉ
Ｏ２を積層したＳｉＯ２／ＳｉＮ／ＳｉＯ２の積層構造
等を用いることができる。
層７３を除去した後、熱酸化を行って、図１８に示すよ
うに、溝４３の側壁及び底部にキャパシタ絶縁膜４７を
形成する。このゲート絶縁膜４７は、シリコン表面を酸
化したＳｉＯ２膜、シリコン表面を酸化した後にシリコ
ン窒化膜を堆積したＳｉＯ２／ＳｉＮの積層構造、シリ
コン表面を酸化した酸化膜の表面を窒化して形成したＳ
ｉＯ２／ＳｉＮの積層構造、あるいはこれらに更にＳｉ
Ｏ２を積層したＳｉＯ２／ＳｉＮ／ＳｉＯ２の積層構造
等を用いることができる。
【００４６】次に、上記マスク７１上及び溝４３内にポ
リシリコン層４６を形成し、エッチバックして、図１９
に示すように上記不純物拡散領域４８に上記キャパシタ
絶縁膜４７を介在して対向する、溝４３の底部の領域に
残存させる。このエッチバックの際、溝４３の上部の自
然酸化膜も除去される。残存されたポリシリコン層４６
は、キャパシタの一方の電極として働く。これによっ
て、溝４３の下部にトレンチキャパシタ４４が形成され
る。
リシリコン層４６を形成し、エッチバックして、図１９
に示すように上記不純物拡散領域４８に上記キャパシタ
絶縁膜４７を介在して対向する、溝４３の底部の領域に
残存させる。このエッチバックの際、溝４３の上部の自
然酸化膜も除去される。残存されたポリシリコン層４６
は、キャパシタの一方の電極として働く。これによっ
て、溝４３の下部にトレンチキャパシタ４４が形成され
る。
【００４７】その後、図２０に示すように、上記マスク
６１上、溝４３の側壁及び底部に、ＣＶＤ法等により絶
縁膜（ＴＥＯＳ）５６を堆積形成する。
６１上、溝４３の側壁及び底部に、ＣＶＤ法等により絶
縁膜（ＴＥＯＳ）５６を堆積形成する。
【００４８】次に、ＲＩＥ等の異方性エッチングを行っ
てマスク７１上及び溝４３の底部の絶縁膜５６を除去
し、溝４３の側壁部に残存させる。引き続き、図２１に
示すように、上記マスク７１上及び溝４３内に、Ｎ＋型
のポリシリコン層５７を堆積形成し、エッチバックして
溝４３内に残存させる。この時、絶縁膜５６もエッチバ
ックされ、図２２に示すようになる。
てマスク７１上及び溝４３の底部の絶縁膜５６を除去
し、溝４３の側壁部に残存させる。引き続き、図２１に
示すように、上記マスク７１上及び溝４３内に、Ｎ＋型
のポリシリコン層５７を堆積形成し、エッチバックして
溝４３内に残存させる。この時、絶縁膜５６もエッチバ
ックされ、図２２に示すようになる。
【００４９】引き続き、上記溝４３内の半導体基板４１
の露出面を熱酸化して、厚さが５ｎｍ程度のゲート絶縁
膜５１を形成する。このゲート絶縁膜５１は、シリコン
表面を酸化したＳｉＯ２膜でも良いし、シリコン表面を
酸化した後にシリコン窒化膜を堆積、もしくはシリコン
表面を酸化した酸化膜の表面を窒化して形成したＳｉＯ
２／ＳｉＮの積層構造を用いても良い。この際、上記ポ
リシリコン層５７の露出面上にも酸化膜５１’が形成さ
れる。
の露出面を熱酸化して、厚さが５ｎｍ程度のゲート絶縁
膜５１を形成する。このゲート絶縁膜５１は、シリコン
表面を酸化したＳｉＯ２膜でも良いし、シリコン表面を
酸化した後にシリコン窒化膜を堆積、もしくはシリコン
表面を酸化した酸化膜の表面を窒化して形成したＳｉＯ
２／ＳｉＮの積層構造を用いても良い。この際、上記ポ
リシリコン層５７の露出面上にも酸化膜５１’が形成さ
れる。
【００５０】次に、図２３に示すように、上記マスク７
１上及び溝４３内にＰ−型ポリシリコン層７４を溝４３
の半径よりも薄く形成する。
１上及び溝４３内にＰ−型ポリシリコン層７４を溝４３
の半径よりも薄く形成する。
【００５１】その後、図２４に示すように、ＲＩＥ等に
より上記ポリシリコン層７４をエッチバックし、上記溝
４３内の上記ポリシリコン層５７上の絶縁膜５１’を除
去する。この際、溝４３の側壁に形成されているゲート
絶縁膜５１は、上記溝４３の側壁に残存されているポリ
シリコン層７４によって保護される。
より上記ポリシリコン層７４をエッチバックし、上記溝
４３内の上記ポリシリコン層５７上の絶縁膜５１’を除
去する。この際、溝４３の側壁に形成されているゲート
絶縁膜５１は、上記溝４３の側壁に残存されているポリ
シリコン層７４によって保護される。
【００５２】次に、上記溝４３内を埋め込むように、マ
スク７１上の全面にポリシリコン層７５を形成し、ＣＭ
Ｐを行ってマスク７１上のポリシリコン層７５を除去し
て平坦化することにより、図２５に示すように上記溝４
３をポリシリコン層７５で埋め込む。この時、ポリシリ
コン層７５の上部は、半導体基板４１の主表面よりも上
になるようにする。
スク７１上の全面にポリシリコン層７５を形成し、ＣＭ
Ｐを行ってマスク７１上のポリシリコン層７５を除去し
て平坦化することにより、図２５に示すように上記溝４
３をポリシリコン層７５で埋め込む。この時、ポリシリ
コン層７５の上部は、半導体基板４１の主表面よりも上
になるようにする。
【００５３】その後、図２６に示すように、上記マスク
７１を除去し、ＳＴＩ用の溝を形成して絶縁物を埋め込
み、素子分離領域４２を形成する。これによって、トレ
ンチキャパシタ周辺の半導体基板と隣接するトレンチキ
ャパシタ周辺の半導体基板とが電気的に分離される。こ
の際、ＤＲＡＭセル領域周辺のロジック回路部の素子分
離も同時に行うことができる。
７１を除去し、ＳＴＩ用の溝を形成して絶縁物を埋め込
み、素子分離領域４２を形成する。これによって、トレ
ンチキャパシタ周辺の半導体基板と隣接するトレンチキ
ャパシタ周辺の半導体基板とが電気的に分離される。こ
の際、ＤＲＡＭセル領域周辺のロジック回路部の素子分
離も同時に行うことができる。
【００５４】次に、図２７に示すように、不純物のイオ
ン注入を行って、ゲート電極として働く不純物拡散領域
５０、及びソースまたはドレイン領域として働くポリシ
リコン層５２（７４，７５）を形成した後、ポリシリコ
ン層５２の側壁部に側壁絶縁膜５３を形成する。そし
て、サリサイド技術により、上記不純物拡散領域５０上
及びポリシリコン層５２上にシリサイド層５５，５４を
形成する。上記シリサイド層５５によってゲート電極の
低抵抗化が図れ、上記シリサイド層５４によってコンタ
クトの容易化と高信頼性化が図れる。この時、セル領域
周辺のロジック回路部に対しては、上記トレンチセルの
製造工程と同一工程で、不純物のイオン注入、ポリシリ
コンゲートの側壁絶縁膜の形成、ソース，ドレイン領域
上及びゲート電極上へのシリサイド層の形成等を行う。
ン注入を行って、ゲート電極として働く不純物拡散領域
５０、及びソースまたはドレイン領域として働くポリシ
リコン層５２（７４，７５）を形成した後、ポリシリコ
ン層５２の側壁部に側壁絶縁膜５３を形成する。そし
て、サリサイド技術により、上記不純物拡散領域５０上
及びポリシリコン層５２上にシリサイド層５５，５４を
形成する。上記シリサイド層５５によってゲート電極の
低抵抗化が図れ、上記シリサイド層５４によってコンタ
クトの容易化と高信頼性化が図れる。この時、セル領域
周辺のロジック回路部に対しては、上記トレンチセルの
製造工程と同一工程で、不純物のイオン注入、ポリシリ
コンゲートの側壁絶縁膜の形成、ソース，ドレイン領域
上及びゲート電極上へのシリサイド層の形成等を行う。
【００５５】その後、周知の多層配線工程を用いて配線
層を形成する。すなわち、上記半導体基板４１上の全面
に層間絶縁膜５８を形成し、シリサイド層５４上にコン
タクトホール５９を開孔した後、金属プラグ６０で埋め
込む。その後、上記層間絶縁膜５８上にビット線として
働く金属配線層６１を形成することにより、図１４及び
図１５に示したようなトレンチセルを形成する。
層を形成する。すなわち、上記半導体基板４１上の全面
に層間絶縁膜５８を形成し、シリサイド層５４上にコン
タクトホール５９を開孔した後、金属プラグ６０で埋め
込む。その後、上記層間絶縁膜５８上にビット線として
働く金属配線層６１を形成することにより、図１４及び
図１５に示したようなトレンチセルを形成する。
【００５６】本実施の形態によれば、ＤＲＡＭ及びＤＲ
ＡＭ／ロジック混載デバイスで求められているセル面積
の縮小を実現することができる。埋め込みストラップを
持たない縦型トランジスタ構造を用いていることによ
り、トレンチセル構造における電荷の保持特性を改善す
ることができる。更に、溝の側壁の半導体基板を熱酸化
して絶縁膜を形成するので、従来のシリコン基板上と同
程度の特性の良いゲート絶縁膜を得ることができる。
ＡＭ／ロジック混載デバイスで求められているセル面積
の縮小を実現することができる。埋め込みストラップを
持たない縦型トランジスタ構造を用いていることによ
り、トレンチセル構造における電荷の保持特性を改善す
ることができる。更に、溝の側壁の半導体基板を熱酸化
して絶縁膜を形成するので、従来のシリコン基板上と同
程度の特性の良いゲート絶縁膜を得ることができる。
【００５７】なお、上記図２２に示した工程において、
上記マスク７１上及び溝４３内に、Ｎ＋型のポリシリコ
ン層５７を堆積形成したが、蒸着等により金属層７６を
形成し、図２８に示すように、上記金属層７６をＲＩＥ
等でエッチバックして、溝４３の底部に残存させるよう
にしても良い。
上記マスク７１上及び溝４３内に、Ｎ＋型のポリシリコ
ン層５７を堆積形成したが、蒸着等により金属層７６を
形成し、図２８に示すように、上記金属層７６をＲＩＥ
等でエッチバックして、溝４３の底部に残存させるよう
にしても良い。
【００５８】ポリシリコン層５７に代えて金属層７６を
形成すれば、図２９に示すように、ゲート絶縁膜５１を
形成するときに、金属層７６の表面に酸化膜等の絶縁膜
が形成されるのを防止でき、図２３に示した絶縁膜５
１’の除去工程を不要にして製造工程の簡単化が図れ
る。
形成すれば、図２９に示すように、ゲート絶縁膜５１を
形成するときに、金属層７６の表面に酸化膜等の絶縁膜
が形成されるのを防止でき、図２３に示した絶縁膜５
１’の除去工程を不要にして製造工程の簡単化が図れ
る。
【００５９】以上第１及び第２の実施の形態を用いて本
発明の説明を行ったが、本発明は上記各実施の形態に限
定されるものではなく、実施段階ではその要旨を逸脱し
ない範囲で種々に変形することが可能である。また、上
記各実施の形態には種々の段階の発明が含まれており、
開示される複数の構成要件の適宜な組み合わせにより種
々の発明が抽出され得る。例えば各実施の形態に示され
る全構成要件からいくつかの構成要件が削除されても、
発明が解決しようとする課題の欄で述べた課題の少なく
とも１つが解決でき、発明の効果の欄で述べられている
効果の少なくとも１つが得られる場合には、この構成要
件が削除された構成が発明として抽出され得る。
発明の説明を行ったが、本発明は上記各実施の形態に限
定されるものではなく、実施段階ではその要旨を逸脱し
ない範囲で種々に変形することが可能である。また、上
記各実施の形態には種々の段階の発明が含まれており、
開示される複数の構成要件の適宜な組み合わせにより種
々の発明が抽出され得る。例えば各実施の形態に示され
る全構成要件からいくつかの構成要件が削除されても、
発明が解決しようとする課題の欄で述べた課題の少なく
とも１つが解決でき、発明の効果の欄で述べられている
効果の少なくとも１つが得られる場合には、この構成要
件が削除された構成が発明として抽出され得る。
【００６０】
【発明の効果】以上説明したように、本発明によれば、
耐圧や信頼性の低下を招くことなくパターン占有面積の
縮小化を図れる縦型トランジスタを有する半導体装置及
びその製造方法が得られる。
耐圧や信頼性の低下を招くことなくパターン占有面積の
縮小化を図れる縦型トランジスタを有する半導体装置及
びその製造方法が得られる。
【００６１】また、パターン占有面積を縮小しても、電
荷の保持特性の低下や埋め込みストラップからのジャン
クションリークを抑制できるトレンチセル構造を有する
半導体装置及びその製造方法が得られる。
荷の保持特性の低下や埋め込みストラップからのジャン
クションリークを抑制できるトレンチセル構造を有する
半導体装置及びその製造方法が得られる。
【図１】本発明の第１の実施の形態に係る半導体装置に
ついて説明するためのもので、縦型トランジスタの断面
図。
ついて説明するためのもので、縦型トランジスタの断面
図。
【図２】本発明の第１の実施の形態に係る半導体装置に
ついて説明するためのもので、縦型トランジスタのパタ
ーン平面図。
ついて説明するためのもので、縦型トランジスタのパタ
ーン平面図。
【図３】本発明の第１の実施の形態に係る半導体装置の
製造方法について説明するためのもので、第１の工程を
示す断面図。
製造方法について説明するためのもので、第１の工程を
示す断面図。
【図４】本発明の第１の実施の形態に係る半導体装置の
製造方法について説明するためのもので、第２の工程を
示す断面図。
製造方法について説明するためのもので、第２の工程を
示す断面図。
【図５】本発明の第１の実施の形態に係る半導体装置の
製造方法について説明するためのもので、第３の工程を
示す断面図。
製造方法について説明するためのもので、第３の工程を
示す断面図。
【図６】本発明の第１の実施の形態に係る半導体装置の
製造方法について説明するためのもので、第４の工程を
示す断面図。
製造方法について説明するためのもので、第４の工程を
示す断面図。
【図７】本発明の第１の実施の形態に係る半導体装置の
製造方法について説明するためのもので、第５の工程を
示す断面図。
製造方法について説明するためのもので、第５の工程を
示す断面図。
【図８】本発明の第１の実施の形態に係る半導体装置の
製造方法について説明するためのもので、第６の工程を
示す断面図。
製造方法について説明するためのもので、第６の工程を
示す断面図。
【図９】本発明の第１の実施の形態に係る半導体装置の
製造方法について説明するためのもので、第７の工程を
示す断面図。
製造方法について説明するためのもので、第７の工程を
示す断面図。
【図１０】本発明の第１の実施の形態に係る半導体装置
の製造方法について説明するためのもので、第８の工程
を示す断面図。
の製造方法について説明するためのもので、第８の工程
を示す断面図。
【図１１】本発明の第１の実施の形態に係る半導体装置
の製造方法について説明するためのもので、第９の工程
を示す断面図。
の製造方法について説明するためのもので、第９の工程
を示す断面図。
【図１２】本発明の第１の実施の形態に係る半導体装置
及びその製造方法の変形例について説明するためのもの
で、製造工程の途中を示す断面図。
及びその製造方法の変形例について説明するためのもの
で、製造工程の途中を示す断面図。
【図１３】本発明の第１の実施の形態に係る半導体装置
及びその製造方法の変形例について説明するためのもの
で、図１２に示した工程に続く製造工程を示す断面図。
及びその製造方法の変形例について説明するためのもの
で、図１２に示した工程に続く製造工程を示す断面図。
【図１４】本発明の第２の実施の形態に係る半導体装置
について説明するためのもので、メモリセルの断面図。
について説明するためのもので、メモリセルの断面図。
【図１５】本発明の第２の実施の形態に係る半導体装置
について説明するためのもので、メモリセルのパターン
平面図。
について説明するためのもので、メモリセルのパターン
平面図。
【図１６】本発明の第２の実施の形態に係る半導体装置
の製造方法について説明するためのもので、第１の工程
を示す断面図。
の製造方法について説明するためのもので、第１の工程
を示す断面図。
【図１７】本発明の第２の実施の形態に係る半導体装置
の製造方法について説明するためのもので、第２の工程
を示す断面図。
の製造方法について説明するためのもので、第２の工程
を示す断面図。
【図１８】本発明の第２の実施の形態に係る半導体装置
の製造方法について説明するためのもので、第３の工程
を示す断面図。
の製造方法について説明するためのもので、第３の工程
を示す断面図。
【図１９】本発明の第２の実施の形態に係る半導体装置
の製造方法について説明するためのもので、第４の工程
を示す断面図。
の製造方法について説明するためのもので、第４の工程
を示す断面図。
【図２０】本発明の第２の実施の形態に係る半導体装置
の製造方法について説明するためのもので、第５の工程
を示す断面図。
の製造方法について説明するためのもので、第５の工程
を示す断面図。
【図２１】本発明の第２の実施の形態に係る半導体装置
の製造方法について説明するためのもので、第６の工程
を示す断面図。
の製造方法について説明するためのもので、第６の工程
を示す断面図。
【図２２】本発明の第２の実施の形態に係る半導体装置
の製造方法について説明するためのもので、第７の工程
を示す断面図。
の製造方法について説明するためのもので、第７の工程
を示す断面図。
【図２３】本発明の第２の実施の形態に係る半導体装置
の製造方法について説明するためのもので、第８の工程
を示す断面図。
の製造方法について説明するためのもので、第８の工程
を示す断面図。
【図２４】本発明の第２の実施の形態に係る半導体装置
の製造方法について説明するためのもので、第９の工程
を示す断面図。
の製造方法について説明するためのもので、第９の工程
を示す断面図。
【図２５】本発明の第２の実施の形態に係る半導体装置
の製造方法について説明するためのもので、第１０の工
程を示す断面図。
の製造方法について説明するためのもので、第１０の工
程を示す断面図。
【図２６】本発明の第２の実施の形態に係る半導体装置
の製造方法について説明するためのもので、第１１の工
程を示す断面図。
の製造方法について説明するためのもので、第１１の工
程を示す断面図。
【図２７】本発明の第２の実施の形態に係る半導体装置
の製造方法について説明するためのもので、第１２の工
程を示す断面図。
の製造方法について説明するためのもので、第１２の工
程を示す断面図。
【図２８】本発明の第２の実施の形態に係る半導体装置
及びその製造方法の変形例について説明するためのもの
で、製造工程の途中を示す断面図。
及びその製造方法の変形例について説明するためのもの
で、製造工程の途中を示す断面図。
【図２９】本発明の第２の実施の形態に係る半導体装置
及びその製造方法の変形例について説明するためのもの
で、図２８に示した工程に続く製造工程を示す断面図。
及びその製造方法の変形例について説明するためのもの
で、図２８に示した工程に続く製造工程を示す断面図。
１１…半導体基板（シリコン基板）、
１２…Ｎ＋型の不純物拡散領域、
１３…素子分離領域、
１４…溝、
１５…Ｎ＋型の不純物拡散領域（ゲート電極）、
１６…絶縁膜カラー、
１７…Ｎ＋型のポリシリコン層、
１８…ゲート絶縁膜、
１９…Ｐ−型ポリシリコン層（チャネル領域）、
２０…Ｎ＋型のポリシリコン層（ソースまたはドレイン
領域）、 ２１…側壁絶縁膜、 ２２…シリサイド層、 ２３…シリサイド層、 ２４…層間絶縁膜、 ２５…コンタクトホール、 ２６…金属プラグ、 ２７…金属層、 ３１…マスク、 ３２…Ｐ−型ポリシリコン層、 ３３…ポリシリコン層、 ４１…半導体基板（シリコン基板）、 ４２…素子分離領域、 ４３…溝、 ４４…トレンチキャパシタ、 ４５…トランスファゲートトランジスタ、 ４６…Ｎ＋型のポリシリコン層、 ４７…キャパシタ絶縁膜、 ４８…不純物拡散領域、 ４９…ポリシリコン層（チャネル領域）、 ５０…不純物拡散領域（ゲート電極）、 ５１…ゲート絶縁膜、 ５２…ポリシリコン層（ソースまたはドレイン領域）、 ５３…側壁絶縁膜、 ５４…シリサイド層、 ５５…シリサイド層、 ５６…絶縁膜カラー、 ５７…Ｎ＋型のポリシリコン層、 ５８…層間絶縁膜、 ５９…コンタクトホール、 ６０…金属プラグ、 ６１…金属層（ビット線）、 ７１…マスク、 ７２…ポリシリコン層、 ７３…材料層、 ７４…Ｐ−型ポリシリコン層、 ７５…ポリシリコン層、 ７６…金属層。
領域）、 ２１…側壁絶縁膜、 ２２…シリサイド層、 ２３…シリサイド層、 ２４…層間絶縁膜、 ２５…コンタクトホール、 ２６…金属プラグ、 ２７…金属層、 ３１…マスク、 ３２…Ｐ−型ポリシリコン層、 ３３…ポリシリコン層、 ４１…半導体基板（シリコン基板）、 ４２…素子分離領域、 ４３…溝、 ４４…トレンチキャパシタ、 ４５…トランスファゲートトランジスタ、 ４６…Ｎ＋型のポリシリコン層、 ４７…キャパシタ絶縁膜、 ４８…不純物拡散領域、 ４９…ポリシリコン層（チャネル領域）、 ５０…不純物拡散領域（ゲート電極）、 ５１…ゲート絶縁膜、 ５２…ポリシリコン層（ソースまたはドレイン領域）、 ５３…側壁絶縁膜、 ５４…シリサイド層、 ５５…シリサイド層、 ５６…絶縁膜カラー、 ５７…Ｎ＋型のポリシリコン層、 ５８…層間絶縁膜、 ５９…コンタクトホール、 ６０…金属プラグ、 ６１…金属層（ビット線）、 ７１…マスク、 ７２…ポリシリコン層、 ７３…材料層、 ７４…Ｐ−型ポリシリコン層、 ７５…ポリシリコン層、 ７６…金属層。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/8234 Ｈ０１Ｌ 27/10 ６７１Ａ
21/8242 29/78 ６１３Ｂ
27/088 ６１７Ｋ
27/108 ６２６Ａ
29/786 27/10 ６２５Ａ
27/08 １０２Ｈ
Ｆターム(参考） 5F048 AA01 AA05 AB01 AC10 BA01
BA12 BB01 BB04 BC01 BC03
BC16 BD01 BD07 BF01 BF06
BF15 BF16 BG13
5F083 AD03 AD17 AD60 JA04 JA35
JA53 MA06 MA20 NA01 PR07
PR10 PR39 PR40 ZA12
5F110 AA04 BB06 CC09 DD05 DD13
EE05 EE08 EE22 EE41 FF02
FF03 FF09 GG02 GG13 GG22
GG23 HK09 HK14 HL05 NN62
NN65 NN72 QQ02 QQ04
5F140 AA19 AB09 AC23 AC32 BA13
BB04 BB06 BD01 BD05 BD07
BF01 BF04 BF18 BF54 BH02
BH06 BH28 BH30 BJ01 BJ08
BK13 BK17 BK23 CB04 CE20
Claims (19)
- 【請求項１】 半導体基板と、 前記半導体基板の主表面に形成された溝と、 前記溝の開口部近傍の前記半導体基板中に形成され、ゲ
ート電極として働く第１の不純物拡散領域と、 前記溝の側壁における前記第１の不純物拡散領域の表面
に形成されたゲート絶縁膜と、 前記溝の上部に埋め込まれ、前記ゲート絶縁膜を介在し
て前記第１の不純物拡散領域に対向し、チャネル領域と
して働く第１のポリシリコン層と、 前記溝内の第１のポリシリコン層下に形成された導電層
と、 前記第１のポリシリコン層上に形成され、ソースまたは
ドレイン領域として働く第２のポリシリコン層とを具備
する縦型トランジスタを備えることを特徴とする半導体
装置。 - 【請求項２】 前記溝の底部近傍の前記半導体基板中に
形成され、前記導電層と電気的に接続された第２の不純
物拡散領域を更に具備することを特徴とする請求項１に
記載の半導体装置。 - 【請求項３】 前記第１の不純物拡散領域上及び前記第
２のポリシリコン層上の少なくとも一方に形成されたシ
リサイド層を更に具備することを特徴とする請求項１ま
たは２に記載の半導体装置。 - 【請求項４】 半導体基板と、 前記半導体基板の主表面に形成された溝と、 前記溝の下部に形成されたトレンチキャパシタと、 前記溝の上部に、電流通路の一端が前記トレンチキャパ
シタの一方の電極と電気的に接続されて形成され、前記
溝の開口部近傍の前記半導体基板中に形成された第１の
不純物拡散領域をゲート電極とする縦型トランジスタと
を具備することを特徴とする半導体装置。 - 【請求項５】 前記縦型トランジスタのゲート絶縁膜
は、前記溝の側壁における前記第１の不純物拡散領域の
表面に形成されることを特徴とする請求項４に記載の半
導体装置。 - 【請求項６】 前記縦型トランジスタのチャネル領域
は、前記溝の上部に埋め込まれ、前記ゲート絶縁膜を介
在して前記第１の不純物拡散領域に対向する第１のポリ
シリコン層によって形成されることを特徴とする請求項
５に記載の半導体装置。 - 【請求項７】 前記溝内の第１のポリシリコン層下に形
成され、前記縦型トランジスタと前記トレンチキャパシ
タの一方の電極とを電気的に接続する第１の導電層を更
に具備することを特徴とするクレーム６の半導体装置。 - 【請求項８】 前記第１のポリシリコン層上に形成さ
れ、ソースまたはドレイン領域として働く第２のポリシ
リコン層を更に具備すること特徴とする請求項４乃至７
いずれか１つの項に記載の半導体装置。 - 【請求項９】 前記第２のポリシリコン層上に形成さ
れ、ソースまたはドレイン領域の引き出し用のコンタク
ト領域を更に具備することを特徴とする請求項８に記載
の半導体装置。 - 【請求項１０】 前記第１の不純物拡散領域上に形成さ
れる第１のシリサイド層を更に具備することを特徴とす
る請求項４乃至９いずれか１つの項に記載の半導体装
置。 - 【請求項１１】 前記第２のポリシリコン層上に形成さ
れる第２のシリサイド層を更に具備することを特徴とす
る請求項４乃至１０いずれか１つの項に記載の半導体装
置。 - 【請求項１２】 前記トレンチキャパシタは、前記溝の
側壁及び底部に形成され、キャパシタ絶縁膜として働く
絶縁膜と、前記溝の底部に埋め込まれ、前記縦型トラン
ジスタに電気的に接続され、前記トレンチキャパシタの
一方の電極として働く第２の導電層と、前記半導体基板
中の前記溝の側壁及び底部に形成され、前記トレンチキ
ャパシタの他方の電極として働く第２の不純物拡散領域
とを備えることを特徴とする請求項４乃至１１いずれか
１つの項に記載の半導体記憶装置。 - 【請求項１３】 半導体基板中に第１の不純物拡散領域
を形成する工程と、前記半導体基板上にこの半導体基板
とエッチング選択比のあるマスク層を形成する工程と、 前記マスク層を用いて、前記半導体基板の主表面から前
記第１の不純物拡散領域に達する深さの溝を形成する工
程と、 前記溝の底部近傍の側壁に第１の絶縁膜を形成する工程
と、 前記溝の下部に、前記第１の不純物拡散領域に電気的に
接続された導電層を埋め込み形成する工程と、 前記溝の上部の側壁を酸化して、ゲート絶縁膜として働
く第２の絶縁膜を形成する工程と、 前記溝内の前記導電層上にチャネル領域として働く第１
のポリシリコン層を埋め込み形成する工程と、 前記マスク層を除去し、前記第１のポリシリコン層の上
部を前記半導体基板の主表面から露出させる工程と、 前記溝の上部の前記第１のポリシリコン層及び前記半導
体基板の主表面における前記溝の開口部近傍に不純物を
導入し、前記第１のポリシリコン層中にソースまたはド
レイン領域として働く第２の不純物拡散領域、前記半導
体基板における前記溝の開口部近傍にゲート電極として
働く第３の不純物拡散領域を形成する工程とを具備する
ことを特徴とする縦型トランジスタを備える半導体装置
の製造方法。 - 【請求項１４】 前記マスク層を除去し、前記第１のポ
リシリコン層の上部を前記半導体基板の主表面から露出
させる工程の後に、前記半導体基板の主表面に素子分離
領域を形成する工程を更に具備することを特徴とする請
求項１３に記載の半導体装置の製造方法。 - 【請求項１５】 前記第１のポリシリコン層の前記半導
体基板の主表面から突出されている側壁部に側壁絶縁膜
を形成する工程と、前記第３の不純物拡散領域上及び前
記第１のポリシリコン層上にシリサイド層を形成する工
程とを更に具備することを特徴とする請求項１３または
１４に記載の半導体装置の製造方法。 - 【請求項１６】 半導体基板上にこの半導体基板とエッ
チング選択比のあるマスク層を形成する工程と、 前記マスク層を用いて、前記半導体基板の主表面に溝を
形成する工程と、 前記溝の下部にトレンチキャパシタを形成する工程と、 前記溝の下部に、前記第１の不純物拡散領域に電気的に
接続された導電層を埋め込み形成する工程と、 前記溝の上部の側壁を酸化して、ゲート絶縁膜として働
く絶縁膜を形成する工程と、 前記溝内にチャネル領域として働く第１のポリシリコン
層を埋め込み形成する工程と、 前記マスク層を除去し、前記第１のポリシリコン層の上
部を前記半導体基板の主表面から露出させる工程と、 前記溝の上部の前記第１のポリシリコン層及び前記半導
体基板の主表面における前記溝の開口部近傍に不純物を
導入し、前記第１のポリシリコン層中にソースまたはド
レイン領域として働く第２の不純物拡散領域、前記半導
体基板における前記溝の開口部近傍にゲート電極として
働く第３の不純物拡散領域を形成する工程とを具備する
ことを特徴とする半導体装置の製造方法。 - 【請求項１７】 前記マスク層を除去し、前記第１のポ
リシリコン層の上部を前記半導体基板の主表面から露出
させる工程の後に、前記半導体基板の主表面に素子分離
領域を形成する工程を更に具備することを特徴とする請
求項１６に記載の半導体装置の製造方法。 - 【請求項１８】 前記溝の下部にトレンチキャパシタを
形成する工程は、前記溝の側壁及び底部に第４の不純物
拡散領域を形成する工程と、前記第４の不純物拡散領域
に対応する前記溝の側壁及び底部にキャパシタ絶縁膜を
形成する工程と、前記溝の下部に導電層を埋め込み形成
する工程とを備えることを特徴とする請求項１６または
１７に記載の半導体装置の製造方法。 - 【請求項１９】 前記第１のポリシリコン層の前記半導
体基板の主表面から突出されている側壁部に側壁絶縁膜
を形成する工程と、前記第３の不純物拡散領域上及び前
記第１のポリシリコン層上にシリサイド層を形成する工
程とを更に具備することを特徴とする請求項１６乃至１
８いずれか１つの項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001228436A JP2003046080A (ja) | 2001-07-27 | 2001-07-27 | 半導体装置及びその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001228436A JP2003046080A (ja) | 2001-07-27 | 2001-07-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003046080A true JP2003046080A (ja) | 2003-02-14 |
Family
ID=19060948
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001228436A Pending JP2003046080A (ja) | 2001-07-27 | 2001-07-27 | 半導体装置及びその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2003046080A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100852456B1 (ko) | 2007-01-25 | 2008-08-14 | 삼성전자주식회사 | 반도체 장치 및 그 형성 방법 |
| JP2013258426A (ja) * | 2008-02-15 | 2013-12-26 | Unisantis Electronics Singapore Pte Ltd | 半導体装置の製造方法 |
-
2001
- 2001-07-27 JP JP2001228436A patent/JP2003046080A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100852456B1 (ko) | 2007-01-25 | 2008-08-14 | 삼성전자주식회사 | 반도체 장치 및 그 형성 방법 |
| JP2013258426A (ja) * | 2008-02-15 | 2013-12-26 | Unisantis Electronics Singapore Pte Ltd | 半導体装置の製造方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050311 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070806 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080930 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090217 |