KR970003953A - 고집적 dram 셀 및 그 제조방법 - Google Patents

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Abstract

높은 종횡비(High Aspect Ratio)를 갖는 메모리 장치에서의 매립 콘택트(Buried Contact:BC) 공정을 개선한 DRAM 셀 및 그의 제조방법을 개시한다. 본 발명은 반도체 기판중에 형성된 한쌍의 소오스 및 드레인 영역과 상기 한쌍의 소오스 및 드레인 영역 사이의 상기 반도체 기판상에 형성되고 양측벽에 게이트 스페이서를 구비한 워드라인과, 상기 게이트 스페이서에 의해 절연되어 상기 워드라인 사이의 상기 드레인 영역에 접속되는 비트라인용 패드와, 상기 게이트 스페이서와 제1, 제2층간절연막 및 질화막에 의해 절연되어 상기 질화막, 상기 제1 및 제2층간절연막을 관통하여 상기 워드라인 사이의 상기 소오스 영역에 접속하는 스토리지 전극용 플러깅 바아, 상기 질화막 및 상기 제2층간절연막의 일부를 관통하여 상기 패드에 접속하는 비트라인, 및 상기 비트라인의 양측면에 위치하며 상기 플러깅 바아에 직접 접속되는 스토리지 전극을 구비한다.

Description

고집적 DRAM 셀 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 종래기술에 의한 패드를 사용하지 않은 DRAM 셀을 개략적으로 도시한 한 단면도이다, 제2도는 종래의 다른 기술에 의한 비트라인용 패드를 구비한 DRAM 셀을 도시한 단면도이다, 제3도는 본 발명의 제1실시예에 따른 비트라인 콘택용 패드를 구비한 DRAM 셀의 평면도, 제4A도 내지 제4G도는 본 발명의 제1실시예에 의한 DRAM 셀의 제조방법을 제3도의 A-A'선에 따라 각 단계별로 도시한 공정단면도, 제5도는 본 발명의 제1실시예에 의한 DRAM 셀을 제3도의 B-B'선에 따라 절단한 단면도이다, 제6도는 본 발명의 제2실시예에 따른 DRAM 셀을 워드라인 방향으로 절단한 단면도이다, 제7도는 본 발명의 제3실시예에 따른 비트라인용 패드를 사용하지 않은 DRAM 셀의 평면도이다, 제8도는 제7의 C-C'선 절단면도이다.

Claims (23)

  1. 필드영역에 의해 분리된 반도체 기판의 액티브영역 상에 하나의 MOS 트랜지스터와 하나의 스택 캐패시터로 구성되는 메모리 셀을 복수개 구비한 고집적 DRAM에 있어서, 상기 반도체 기판중에 형성된 한쌍의 소오스 및 드레인 영역과 상기 한쌍의 소오스 및 드레인 영역 사이의 상기 반도체 기판상에 형성되고 양측벽에 게이트 스페이서를 구비한 워드라인과, 상기 게이트 스페이서에 의해 절연되어 상기 워드라인 사이의 상기 드레인 영역에 접속되는 비트라인용 패드, 상기 게이트 스페이서와 제1, 제2층간절연막 및 절연막에 의해 절연되어 상기 절연막, 상기 제1 및 제2층간절연막을 관통하여 상기 워드라인 사이의 상기 소오스 영역에 접속하는 스토리지 전극용 플러깅 바아, 상기 절연막 및 상기 제2층간절연막의 일부를 관통하여 상기 패드에 접속하는 비트라인, 및 상기 플러깅 바아에 직접 접속되어 그 하면이 상기 비트라인의 양측면에 위치하는 스토리지 전극을 구비함을 특징으로 하는 DRAM 셀.
  2. 제1항에 있어서, 상기 스토리지 전극이 상기 비트라인에 의해 자기정렬(self align)될 수 있도록 상기 비트라인의 양측벽에 스페이서를 구비함을 특징으로 하는 DRAM 셀.
  3. 필드영역에 의해 분리된 반도체 기판의 액티브영역 상에 하나의 MOS 트랜지스터와 하나의 스택 캐패시터로 구성되는 메모리 셀을 복수개 구비한 고집적 DRAM에 있어서, 상기 반도체 기판중에 형성된 한쌍의 소오스 및 드레인 영역과 상기 한쌍의 소오스 및 드레인 영역사이의 상기 반도체 기판상에 형성되고 양측벽에 게이트 스페이서를 구비한 워드라인과, 상기 게이트 스페이서와 제1, 제2층간절연막 및 절연막에 의해 절연되어 상기 절연막, 상기 제1 및 제2층간절연막을 관통하여 상기 워드라인 사이의 상기 소오스 영역에 접속하는 스토리지 전극용 플러깅 바아, 상기 절연막, 상기 제1 및 제2층간절연막을 관통하여 상기 플러깅 바아 사이의 상기 워드라인에 의해 자기정렬 되어 상기 드레인 영역에 접속하는 비트라인, 및 상기 비트라인의 양측면에 위치하며 상기 플러깅 바아에 직접 접속되는 스토리지 전극을 구비함을 특징으로 하는 DRAM 셀.
  4. 제3항에 있어서, 상기 비트라인이 별도의 패드없이 상기 드레인 영역에 집적 접속되도록 "T"자형으로 레이아웃된 것을 특징으로 하는 DRAM 셀.
  5. 제3항에 있어서, 상기 비트라인이 별도의 패드없이 상기 드레인 영역에 직접 접속될 수 있도록 상기 액티브 영역을 "T"자형으로 레이아웃 한 것을 특징으로 하는 DRAM 셀.
  6. 제3항에 있어서, 상기 비트라인이 별도의 패드없이 상기 드레인 영역에 직접 접속될 수 있도록 상기 액티브 영역을 "Z"자형으로 레이아웃 한 것을 특징으로 하는 DRAM 셀.
  7. 제3항에 있어서, 상기 스토리지 전극이 상기 비트라인에 의해 자기정렬(Self align)될 수 있도록 상기 비트라인의 양측벽에 스페이서를 구비함을 특징으로 하는 DRAM 셀.
  8. 제1도전형의 반도체 기판상에 소자격리 공정에 의해 액티브 영역과 필드영역을 형성하는 단계; 상기 반도 체 기판상에 게이트산화막, 제1도전물질, 제2도전물질 및 제1절연물질을 순차적으로 적층한 후 패터닝하여 게이트를 형성하는 단계; 상기 게이트를 마스크로 이용한 이온주입 공정에 의해 소오스 및 드레인 영역을 형성하는 단계; 제2절연물질을 증착한 후 이방성 식각에 의해 게이트 스페이서를 형성하는 단계; 제3도전물질을 증착한 후1차 평탄화공정에 의해 제1층간절연막을 형성하는 단계; 제3도전물질을 증착한후 패터닝하는 것에 의해 상기 드레인 영역에 접속된 비트라인용 패드를 형성하는 단계; 상기 패드가 충분히 피복될 수 있을 정도의 두께로 제4절연물질을 증착한 후 2차 평탄화공정을 실시하여 제2층간절연막을 형성하는 단계; 상기 제2층간절연막 전면에 제5절연물질을 증착한 후 상기 제5절연물질, 상기 제1 및 제2층간절연막을 식각하는 것에 의해상기 게이트 사이의 소오스 영역을 노출시키는 콘택 홀을 형성하는 단계; 상기 콘택 홀에 제4도전물질을 매몰한 후 3차 평탄화공정에 의해 상기 소오스 영역에 접속되는 플러깅 바아를 형성하는 단계; 결과물 전면에 제6절연물질을 패터닝하는것에 의하여 상기 패드에 접속되는 비트라인을 형성하는 단계; 상기 비트라인 상부에제 7절연층을 형성하고 비트라인 측면에는 스페이서를 형성하며 상기 스페이서를 마스크로 이용하여 상기 노출된 제6절연물질을 제거하여 상기 플러깅 바아를 노출시키는 단계; 및 상기 비트라인에 의해 자기정렬 되어 상기 노출된 플러깅 바아에 직접 접속되는 스토리지 전극을 형성하는 단계를 구비하는 고집적 DRAM 셀의 제조방법.
  9. 제8항에 있어서, 상기 게이트를 구성하는 제1도전물질은 불순물이 함유된 다결정실리콘으로 이루어진 것을 특징으로 하는 DRAM 셀의 제조방법.
  10. 제8항에 있어서, 상기 게이트를 구성하는 제2도전물질은 금속 실리사이드로 이루어진 것을 특징으로 하는 DRAM 셀의 제조방법.
  11. 제8항에 있어서, 상기 게이트의 캡핑층(capping layer)인 제1절연물질은 실리콘 산화막 및 실리콘질화막 중의 어느 하나로 이루어지는 것을 특징으로 하는 DRAM 셀의 제조방법.
  12. 제8항에 있어서, 상기 게이트 스페이서를 구성하는 제2절연물질은 실리콘 질화막으로 이루어진 것을 특징으로 하는 DRAM 셀의 제조방법.
  13. 제8항에 있어서, 상기 제1충간절연막은 유동성이 우수한 BPSG(Borophosphorus Silica Glass)및 오존(O3)-TEOS 중의 어느 하나를 상기 제3절연물질로 사용한 리플로우(reflow) 공정 또는 리플로우와 결합된에치-백 공정으로 형성된 것을 특징으로 하는 DRAM 셀의 제조방법.
  14. 제8항에 있어서, 상기 패드를 구성하는 제3도전물질은 불순물이 포함된 다결정실리콘으로 이루어진 것을 특징으로 하는 DRAM 셀의 제조방법.
  15. 제8항에 있어서, 상기 제2층간절연막은 오존(O3)-TEOS를 상기 제4절연물질로 사용한 에치-백 및 기계화학적 연마(CMP) 중의 어느 한 공정으로 형성된 것을 특징으로 하는 DRAM 셀의 제조방법.
  16. 제18항에 있어서, 상기 제5절연물질은 상기 제4도전물질과의 선택비가 우수한 질화막을 사용함을 특징으로 하는 DRAM 셀의 제조방법.
  17. 제8항에 있어서, 상기 플러깅 바아를 구성하는 제4도전물질은 전도성이 우수한 텅스텐(W)으로 이루어진 단일층 및 장벽금속(barrier metal)과 텅스텐이 적층된 이중층 중의 어느 하나로 이루어진 것을 특징으로 하는 DRAM 셀의 제조방법.
  18. 제17항에 있어서, 상기 장벽금속은 TiN로 이루어진 것을 특징으로 하는 DRAM 셀의 제조방법.
  19. 제8항에 있어서, 상기 플러깅 바아를 형성하기 위한 3차 평탄화공정은 상기 제5절연물질을 식각중지막으로 이용한 에치 백(etch back) 및 상기 제5절연물질을 연마중지막으로 이용한 기계화학적 연마(CMP) 중의 어느 한 공정을 이용하는 것을 특징으로 하는 DRAM 셀의 제조방법.
  20. 제8항에 있어서, 상기 제6절연물질은 그 하부에 형성된 상기 플러깅 바아의 산화를 최소화할 수 있도록 300~400℃의 저온 증착이 가능한 CVD(Chemical Vapor Deposition) 방법으로 증착됨을 특징으로 하는 DRAM 셀의 제조방법.
  21. 제8항에 있어서, 상기 비트라인은 전도성이 우수한 텅스텐(W)으로 이루어진 단일층 및 TiN의 장벽금속과 텅스텐이 적층된 이중층 중의 어느 하나로 이루어진 것을 특징으로 하는 DRAM 셀의 제조방법.
  22. 제8항에 있어서, 상기 비트라인의 상면 및 양측면에 각각 형성된 상기 제7절연층과 스페이스는 산화물과의 선택비가 높은 실리콘질화막으로 이루어짐을 특징으로 하는 DRAM 셀의 제조방법.
  23. 제1도전형의 반도체 기판상에 소자격리 공정에 의해 액티브 영역과 필드영역을 형성하고, 상기 반도체 기판상에 게이트산화막, 도전물질 및 절연물을 순차적으로 적층한 후 패터닝하여 게이트를 형성하며, 상기 게이트를 마스크로 이용한 이온주입 공정에 의해 소오스 및 드레인 영역을 형성하고, 상기 게이트의 양측면에 게이트 스페이서를 형성하는 것에 의해 MOS 트랜지스터를 형성하는 단계; 제1절연물질을 증착한 후 1차 평탄화공정에 의해 단일의 층간절연막을 형성하는 단계; 상기 층간절연막 전면에 제2절연물질을 증착한 후 상기 제2절연물질 및 상기 단일의 층간절연막을 식각하는 것에 의해 상기 게이트 사이의 소오스 영역을 노출시키는 콘택 홀을 형성하는 단계; 상기 콘택 홀에 제 도전물질을 매몰한 후 2차 평탄화공정에 의해 상기 소오스 영역에 접속되는 플러깅 바아를 형성하는 단계; 결과물 전면에 제3절연물질을 증착한 후 상기 제3절연물질, 제2절연물질 및 층간산화막을 패터닝하는 것에 의하여 패드없이 상기 드레인 영역에 직접 접속되는 비트라인을 형성하는 단계; 상기 비트라인의 스페이서 형성을 위한 건식식각시 그 하부의 상기 제3절연물질의 과식각으로 인한 비트라인 단락을 방지하기 위하여 상기 비트라인 상면의 캡핑 절연막 형성시 상기 제3절연물질을 함께 패터닝한 후 스페이서를 형성하고 이 스페이서를 마스크로 이용하여 상기 플러깅 바아를 노출시키는 단계; 및 상기 비트라인에 의해 자기정렬 되어 상기 노출된 플러깅 바아에 직접 접속되는 스토리지 전극을 형성하는 단계를 구비하는 고집적 DRAM 셀의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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