KR950001838B1 - 반도체장치의 전극배선층 및 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체장치의 전극배선층 및 그 제조방법
제1도는 이 발명의 한 실시예의 DRAM의 메모리셀의 평면구조도.
제2도는 제1도중의 절단선 A-A에 따른 방향으로부터의 단면구조도.
제3도는 제1도중의 절단선 B-B에 따른 방향으로부터의 단면구조도.
제4도는 제2도에 표시하는 메모리 쎌의 제조공정을 표시하는 제1공정도.
제5도는 제2도에 표시하는 메모리 쎌의 제조공정의 제2공정도.
제6도는 제2도에 표시하는 메모리 쎌의 제조공정의 제3공정도.
제7도는 제2도에 표시하는 메모리 쎌의 제조공정의 제4공정도.
제8도는 제2도에 표시하는 메모리 쎌의 제조공정의 제5공정도.
제9도는 제2도에 표시하는 메모리 쎌의 제조공정의 제6공정도.
제10도는 제2도에 표시하는 메모리 쎌의 제조공정의 제7공정도.
제11도는 제2도에 표시하는 메모리 쎌의 제조공정의 제8공정도.
제12도는 제2도에 표시하는 메모리 쎌의 제조공정의 제9공정도.
제13도는 제2도에 표시하는 메모리 쎌의 제조공정의 제10공정도.
제14도는 제2도에 표시하는 메모리 쎌의 제조공정의 제11공정도.
제15도는 제2도에 표시하는 메모리 쎌의 제조공정의 제12공정도.
제16도는 제3도에 표시하는 메모리 쎌의 제조공정의 제1공정도.
제17도는 제3도에 표시하는 메모리 쎌의 제조공정의 제2공정도.
제18도는 제3도에 표시하는 메모리 쎌의 제조공정의 제3공정도.
제19도는 제3도에 표시하는 메모리 쎌의 제조공정의 제4공정도.
제20도는 제3도에 표시하는 메모리 쎌의 제조공정의 제5공정도.
제21도는 제3도에 표시하는 메모리 쎌의 제조공정의 제6공정도.
제22도는 종래의 DRAM의 메모리셀의 단면구조도.
제23도는 제22도에 표시하는 종래의 메모리셀의 제조공정의 제1공정도.
제24도는 제22도에 표시하는 종래의 메모리셀의 제조공정의 제2공정도.
제25도는 제22도에 표시하는 종래의 메모리셀의 제조공정의 제3공정도.
제26도는 제22도에 표시하는 종래의 메모리셀의 제조공정의 제4공정도.
제27도는 제22도에 표시하는 종래의 메모리셀의 제조공정의 제5공정도.
제28도는 제22도에 표시하는 종래의 메모리셀의 제조공정의 제6공정도.
제29도는 제22도에 표시하는 종래의 메모리셀의 제조공정의 제7공정도.
* 도면의 주요부분에 대한 부호의 설명
4 : 워드선 4a : 제1도전부
4b : 제2도전부 7a : 상부절연층
7b : 측부절연층 15 : 비트선
15a : 제1도전부 15b : 제2도전부
16a : 상부절연층 16b : 측부절연층
[산업상의 이용분야]
이 발명은, 고집적화된 장치구조를 가지는 반도체장치의 전극배선으로서, 적합한 배선구조를 가지는 전극배선층 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그 과제]
반도체장치의 분야에 있어서는, 대용량화 및 고기능화의 요구로부터 소자구조가 미세화되어, 고집적화되고 있다. 반도체장치는 많은 전극층이나 배선층을 구비하고 있어, 이들의 도전층도 고집적화의 요구에 수반하여 미세한 형상으로 패터닝된다.
배선층에 대한 미세화의 요구는, 배선층의 도전면적을 축소하고, 또 소정의 도전영역과의 콘택트영역을 축소화하는 결과로 된다.
따라서, 이것에 수반하여 증대하는 배선저항을 저감하고 혹은 억제하기 위하여 여러가지의 방책이 강구되고 있다.
그 하나는, 배선재료로서 도전율이 높은 재료를 사용하는 방법이 있다.
한 예로서, 다결정 실리콘층의 표면에 고융점 금속 실리사이드층을 형성한 배선구조가 있다.
이와 같은 배선구조에 관하여 아래에 설명한다.
또한, 이 배선층을 사용한 구체적인 예로서 DRAM의 메모리셀 구조를 이용하여 설명한다.
제22도는 종래의 DRAM의 메모리셀의 단면구조도이다.
메모리셀은 단위기억정보를 축적하는 최소단위를 구성하는 것이며, 하나의 트랜지스터 게이트 트랜지스터(3)와 하나의 캐패시터(10)로 구성된다.
이 DRAM은 복수개의 메모리셀이 기판상에 행열상으로 배열되어 대용량의 기억영역을 구성하고 있다.
기억영역이 되는 메모리셀 어레이에 있어서는, 서로 평행으로 뻗는 복수의 워드선(4)과 이것에 직교하는 방향으로 뻗는 복수의 피트선(15)의 배열되어 있다.
각각의 메모리셀은 실리콘기판(1) 표면상에 필드산화막(2)에 의하여 절연분리되어 배치되어 있다.
트랜스퍼 게이트 트랜지스터(3)는 워드선의 일부로부터 구성되는 게이트전극(4)과 1쌍의 불순물영역(6,6) 및 실리콘기판(1)과 게이트전극(4)과의 사이에 개재하여 게이트절연막(5)과를 구비한다.
또, 캐패시터(10)는 하부전극(11), 유전체층(12) 및 상부전극(13)의 적층구조를 가지고 있다.
게이트전극(워드선)(4)의 주위는 절연층(7)에 의하여 덮혀져 있다.
이와 같은 DRAM의 메모리셀에 있어서는, 특히 대용량화의 요구가 현저하며, 그때문에 소자구조의 미세화가 중요한 기술적 과제로 되어있다.
이 미세화 구조에의 요구에 의하여, 트랜지스터 게이트 트랜지스터(3)의 게이트 길이가 서브미크론 오더로까지 축소화가 진전하고 있다.
이 때문에, 게이트전극(4)의 단면적은 필연적으로 축소화는 부득이한 것이다.
따라서, 제22도에 도시된 구조에 있어서는, 게이트전극(워드선)(4)은 종래로부터 일반적으로 사용되고 있는 다결정 실리콘층(4a)과, 그 상부표면 및 측부표면에 스스로 꼭맞게 형성된 티탄실리사이드층(4b)의 적층구조를 구성하고 있다.
티탄실리사이드층(4b)은 다결정 실리콘층(4a)에 비하여 높은 도전율을 가지고 있다.
따라서,도시된 게이트전극(4)와 꼭같은 단면적을 가지는 다결정 실리콘으로 이루어지는 게이트전극과를 비교한 경우,도전성이 향상한다.
다음에 상기의 메모리셀의 제조공정에 관하여 설명한다.
제2도 내지 제29도는 종래의 메모리셀의 제조공정 단면도이다.
우선, 제23도를 참조하여, 실리콘기판(1) 표면의 소정영역에 LOCOS(Local Oxidation of Silicon)법을 사용하여 필드산화막(2)을 형성한다.
다음에, 제24도를 참조하여, 실리콘기판(1) 표면상에 게이트절연층(5) 및 다결정 실리콘층을 순차형성한다.
그리고, 다결정 실리콘층을 소정의 형성으로 패터닝하여 게이트전극(워드선)의 제1도전층(4a,4a)을 형성한다.
다시금, 제25도를 참조하여, 스퍼터링법을 사용하여 실리콘기판상에 티탄층(25)을 형성한다.
다시금, 제26도를 참조하여, 열처리를 실시하여 티탄층(25)의 다결정 실리콘층(제1도전부)(4a)의 표면과 접한 영역에 실리사이드 반응을 생기게 하여 티탄실리사이드층(4b)을 형성한다.
이것이 게이트전극(4)의 제2도전부를 구성한다.
그후, 미반응의 티탄층(25)을 제거한다.
다시금, 제27도를 참조하여, 게이트전극(4)을 마스크로 하여 실리콘기판(1) 표면에 불순물을 이온주입하여 1쌍의 소오스·드레인영역(6,6)을 형성한다.
그후, 전면에 산화막등의 절연막(70)을 퇴적한다.
다시, 제28도를 참조하여, 포토리소그래피법 및 에칭법을 사용하여 소정의 구멍트인 패턴을 가지는 레지스트패턴(20)을 형성한다.
그리고, 이 레지스트패턴(20)을 마스크로 하여 절연층(70)을 에칭제거하여 한쪽의 소오스·드레인영역(6)에 달하는 구멍트인 부분(21)을 형성한다.
이 공정에 있어서 하나의 문제가 생긴다.
그것은, 레지스트패턴(20)을 형성할때의 마스크 맞춤 오차의 발생이다.
구멍트인부(21)를 가지는 레지스트패턴(20)은 도면중 실선으로 표시된 형상이 바람직한 것이다.
그러나, 실리콘기판(1)과 레지스트패턴(20)을 형성하기 위한 레지스트 마스크와의 위치맞춤 오차는 피하기 어려운 것이다.
따라서,도면중 점선으로 표시한 것과 같이 레지스트패턴(20)의 구멍트인부분(21)이 어긋나는 경우가 생긴다.
특히, 고집적화 기술의 발전에 수반하여 소오스·드레인영역(6)에 세로방향의 확산폭이 서브미크론오더까지 축소되었다.
이 때문에, 마스크 맞춤 어긋남(22)이 생기기 쉽다.
이경우, 위치가 어긋난 레지스트패턴(20)을 마스크로 하여 절연층(70)을 에칭하면, 게이트전극(4)의 상부 혹은 측면을 덮는 절연막(70b)이 에칭제거되어, 게이트전극(4)의 제2도전부(4b) 표면이 노출하는 것과 같은 경우가 생긴다.
다시금, 제29도를 참조하여, 상기의 공정에서 게이트전극(4)의 주위를 절연층(7)으로 피복한 후, 소오스·드레인영역(6)에 접속하도록 캐패시터(10)의 하부전극을 형성한다.
그후, 유전체층(12) 및 상부전극(13)을 형성하고 캐패시터(10)가 발생한다.
이때, 상기의 공정에서 레지스트패턴(20)의 마스크 어긋남이 생겨, 게이트전극(4)의 제2도전부(4b)의 일부가 노출하는 것과 같은 경우에는, 캐패시터(10)의 하부전극(11)과 게이트전극(4)의 제2도전부(4b)가 접촉하여 쇼트하는 상황이 생긴다.
이와 같이, DRAM의 워드선의 예에서도 알다시피, 종래의 다결정 실리콘층과 실리사이드층과의 적층형의 배선구조는 아래와 같은 문제점이 있다.
즉, 이 적층형의 배선의 상부에 절연층을 사이에 두고 도전층을 형성할때, 배선을 덮는 도전층은 포토리소그래피등의 마스크 프로세스를 사용하여 패터닝된다.
따라서, 마스크 맞춤오차에 기인하여 배선의 주위를 완전히 덮는 절연층의 일부가 오버에치되어 피복이 불량이 되는 경우가 생긴다.
그리고, 배선의 절연피복의 불량은 도전층과의 절연불량을 생기게 한다.
따라서, 이 발명은 상기와 같은 문제점을 해소하기 위하여 이루어진 것으로서, 높은 도전성을 가지고, 뒤 공정의 프로세스에 의하여 절연불량이 생길 가능성이 없는 반도체장치용 전극배선층 및 그 제조방법을 제공하는 것을 목적으로 한다.
[과제를 해결하기 위한 수단]
이 발명에 의한 반도체장치의 전극배선층은, 소정의 방향으로 뻗는 제1도전층과, 이 제1도전층의 측면에 형성되는 제2도전층을 구비한다.
그리고, 제1도전층과 제2도전층의 상부표면에는, 이 표면을 덮는 상부절연층이 형성되고, 다시금 제2도전층의 측면에는 이 측부표면을 덮는 측부절연층이 형성되어 있다.
또, 이 발명에 의한 반도체장치의 전극배선층은, 아래와 같은 공정에 의하여 제조된다.
우선, 절연층상에 제1도전층 및 제1 절연층을 형성한다.
다음에, 제1도전층 및 제1 절연층을 소정의 형상으로 패터닝한다.
그리고, 제1도전층의 측벽에 제2도전층을 형성하다.
그리고, 제1 절연층 및 제2도전층의 표면상에 제2 절연층을 형성하고, 이 제2도전층을 에칭하여 제2도전층의 측부표면상에 제2 절연층을 남게한다.
[작용]
제1도전층 및 그 측면에 형성된 제2도전층은 배선으로서의 도전성을 담당한다.
또, 상부절연층과 측부절연층과를 독립적으로 구성하므로서 마스크 프로세스를 사용하지 않고 배선층을 피복하는 절연층을 형성할 수가 있다.
[실시예]
이하, 이 발명의 실시예를 도면을 사용하여 설명한다.
이 발명에 의한 전극배선층의 구조는, 특정한 반도체장치에 한정되는 것이 아니고 넓게 적용하는 것이 가능하다.
그 한 예로서, 아래에 표시하는 실시예에서는, DRAM의 워드선 혹은 비트선에 적용한 예에 관하여 설명한다.
제1도는 DRAM의 메모리셀의 평면구조도이며, 제2도는 제1도중의 절단선 A-A에 따른 방향으로부터의 단면구조도이며, 제3도는 마찬가지로 절단선 B-B에 따른 방향으로부터의 단면구조도이다.
제1도 내지 제3도를 참조하여, 우선 DRAM의 메모리셀의 구조에 관하여 설명한다.
실리콘기판(1) 표면에는 소정의 방향으로 뻗는 복수의 워드선(4)과 이것에 직교하는 방향으로 뻗는 복수의 비트선(15)이 행열상으로 배치되어 있다.
또, 복수의 메모리셀이 이 워드선(4) 및 비트선(15)에 따라서 행열상으로 배치되어 있다.
메모리셀은 하나의 트랜스퍼 게이트 트랜지스터(3)와 1개의 캐패시터(10)로부터 구성된다.
트랜스퍼 게이트 트랜지스터(3)는 실리콘기판(1) 표면상에 게이트절연층(5)을 사이에 두고 형성된 게이트전극(워드선)(4)과 1쌍의 소오스·드레인영역(6,6)과를 포함한다.
캐패시터(10)는 하부전극(11), 유전체층(12) 및 상부전극(13)의 적층구조를 가진다.
캐패시터(10)의 하부전극(11)은 비교적 평탄한 형상을 가지는 베이스부분(11a)과 연직상방을 향하여 돌출한 입벽부(11b)로 구성되어 있다.
그리고, 이와 같은 구조는 캐패시터의 표면적을 확대하여 캐패시터 용량을 증대한다.
캐패시터의 상부는 제1 층간 절연층(17)에 덮여져 있다.
제1 층간 절연층(17)의 표면상에는 배선층(18)이 형성된다.
다시금, 배선층(18)을 덮는 제2 층간 절연막(19)이 형성되어 있다.
비트선(15)은 워드선(4)과 직교하는 방향으로, 아울러 캐패시터(10)의 상단부보다 낮은 위치에 형성되어 있다.
이와 같은 구조를 소위 매입형 비트선이라 칭한다.
비트선(15)은 트랜스퍼 게이트 트랜지스터(3)의 한쪽의 소오스·드레인영역(6)에 접속되어 있다.
게이트전극(워드선)(4)은 내부에 불순물을 포함하는 다결정 실리콘으로 이루어지는 제1도전부(4a)와, 이 제1도전부(4a)의 양측면을 따라 형성된 예를 들면 티탄실리사이드로 이루어지는 제2도전부(4b)로부터 구성되어 있다.
게이트전극(4)의 상부는 실리콘 산화막등으로 이루어지는 상부절연층(7a)으로 덮혀져 있고, 또 그 측면은 같은 실리콘 산화막등으로 이루어지는 측부절연막(7b)에 의하여 덮혀져 있다.
이 상부절연막(7a) 및 측부절연막(7b)은 비트선(15)과 케이트전극(4)과의 사이에 절연성을 확보한다.
또, 비트선(15)은, 게이트전극과 같이, 다결정 실리콘등으로 이루어지는 제1도전부(15a)와, 그 양측면에 형성된 티탄실리사이드 등으로 이루어지는 제2도전부(15b)로부터 구성된다.
또한, 콘택트부분에 있어서는, 제2도전부(15b)는 콘택트부분의 측면에는 형성되어 있지 않다.
다시금, 비트선(15)의 상부에는 상부절연층(16a)이 형성되어, 그 측면에는 측부절연층(16b)이 형성되어있다.
이 상부절연층(16a) 및 측부절연층(16b)은, 예를 들면 캐패시터(10)의 하부전극(11)과의 사이의 절연성을 확보한다.
이와 같은, 워드선(게이트전극)(4) 혹은 비트선(15)의 구조는, 예를 들면 다결정 실리콘만으로 구성되는 배선층에 비하여 고융점 금속의 실리사이드층을 형성한 것에 의하여 도전성이 향상되고, 또 그 상부 및 측부를 독립된 절연층으로 피복하므로서 절연성이 향상된다.
다음에, 상기와 같은 워드선 및 비트선을 포함하는 메모리셀의 제조공정에 관하여 설명한다.
제4도 내지 제15도는, 제2도에 표시하는 단면구조에 대응한 제조공정도이며, 제16도 내지 제21도는 제3도에 표시하는 단면구조에 대응한 제조공정도이다.
다시금, 제4도 내지 제15도에 표시하는 제조공정에 있어서, 우선 제4도 내지 제10도의 제조공정은, 워드선(게이트전극)(4) 형성될때까지의 공정을 표시하고 있어, 제11도 내지 제15도는 주로 비트선(15)이 형성되는 공정을 표시하고 있다.
그리고, 제16도 내지 제21도는 이 제11도 내지 제15도에 표시하는 비트선 제조공정에 대응하고 있다.
우선, 제4도를 참조하여, 실리콘기판(1) 표면의 소정영역에 LOCOS법을 사용하여 두꺼운 산화막으로 이루어지는 필드산화막(2)을 형성한다.
다음에, 제5도를 참조하여, 실리콘기판(1) 표면에 산화막 혹은 질화막등의 게이트절연막(5)을 형성한다.
다시금 , 그 표면상에 CVD(Chemical Vapor Deposition)법등을 사용하여 다결정 실리콘층(40)을 퇴적한다.
다시금, 다결정 실리콘층(40)의 표면상에 CVD법등을 사용하여 실리콘 산화막, 실리콘 질화막등으로 이루어지는 절연층(70a)을 형성한다.
다시금, 제6도를 참조하여, 포토리소그래피법 및 에칭법을 사용하여 절연층(70a) 및 다결정 실리콘층(40)을 소정의 형상으로 패터닝한다.
다음에, 실리콘기판(1)상의 전면에 스퍼터링법, CVD법 혹은 회전도포법등을 사용하여 고융점 금속층, 예를 들면 티탄(Ti)층(25)을 막두께 500~1500옹스트롬(Angstrom), 바람직스럽기는 1000옹스트롬 정도 형성한다.
다시금 제7도를 참조하여, 램프아닐법을 사용하여, 질소분위기중에서 온도 600~900℃로 10~60초간 열처리를 실시한다.
이 열처리에 의하여, 다결정 실리콘층(4a) 표면에 접한 티탄층(25)이 실리사이드반응을 발생시켜, 다결정 실리콘층(4a)의 양측면에 티탄실리사이드층(4b)이 형성된다.
다음에, 제8도를 참조하여, 상부절연층(7a)이나 게이트절연층(5)에 접하여 있던 미반응의 티탄층(25)을 (H2SO4+ H2O2) 수용액을 사용한 웨트에칭에 의하여 제거한다.
그후, 게이트전극(4)을 마스크로 하여 실리콘기판(1) 표면에 불순물 이온(26)을 이온주입하여 소오스·드레인영역(6,6)을 형성한다.
다시금, 제9도를 참조하여, 실리콘기판(1)상의 전면에 CVD법을 사용하여 실리콘 산화막 혹은 실리콘 질화막으로 이루어지는 절연층(70b)을 형성한다.
그리고, 질소분위기하에서 온도 700~1000℃, 10~60초간 램프아닐처리를 실시하여 티탄실리사이드층(4b)의 안정화를 행한다.
다시금, 제10도를 참조하여, 반응성 이론에칭등의 이방성 에칭을 실시하여 절연층(70b)을 게이트전극(워드선)(4)의 측벽에만 남게된다.
이것에 의하여, 게이트전극(4)은 상면 및 측면을 절연층(7a,7b)에 의하여 완전히 피복시킨다.
또, 이 측부절연층(7b)의 형성공정은, 마스크 프로세스등을 사용하지 않고 자기 스스로 꼭맞게 형성된다.
다음에, 비트선(15)의 제조공정을 설명한다.
제16도를 참조하여, 실리콘기판(1)상의 전면에 비트선 층간절연막(23)을 형성하고, 비트선(15)과 소오스·드레인영역(6)과의 콘택트부분만을 제거한다.
다시금, 다결정 실리콘층(150a)을 CVD법을 사용하여 퇴적하고, 다시 그 표면상에 절연층(160a)을 형성한다.
다음에, 제11도 및 제17도를 참조하여, 포토리소그래피법 및 에칭법을 사용하여 절연층(160a) 및 다결정 실리콘층(150a)을 소정의 형상으로 패터닝한다.
이것에 의하여, 비트선의 제1도전부(15a)와 상부절연막(16a)이 형성된다.
다시금, 제12도 및 제18도를 참조하여, 스퍼터법, CVD법 혹은 회로전도포법등을 사용하여 고융점 금속층, 예를 들면 티탄층(25)을 형성한다.
다시, 제13도 및 제19도를 참조하여, 램프아닐법을 사용하여, 질소분위기하에서 열처리를 실시하여 비트선(15)의 제1도전부(16a)의 측벽에만 티탄실리사이드층(15b)을 형성한다.
그후, 미반응의 티탄층(25)을 웨트에칭을 사용하여 제거한다.
다시금, 제14도 및 제20도를 참조하여, 실리콘기판(1)상의 전면에 CVD법을 사용하여 실리콘 산화막 혹은 실리콘 질화막등의 절연층(160b)을 형성한다.
그리고, 제15도 및 제21도를 참조하여, 절연층(160b)을 이방성 에칭을 사용하여 선택적으로 제거하고, 비트선(15)의 측부를 덮는 측부절연층(16b)을 형성한다.
이 이방성 에칭공정에 있어서, 워드선(4)의 상부 및 측부는 각각 절연층(7a,7b)으로 덮여져 있다.
따라서, 졀연층(160b)의 에칭이 진행하여, 오버에치된 경우에도, 워드선(4)의 표면이 노출하는 일은 없다.
이후, 캐패시터의 제조공정에 대하여는, 그 상세한 설명은 생략한다.
이와 같이, 이 발명에 의한 배선구조는, 배선의 도전부분을 피복하는 절연층을 상부절연막과 측부절연층과의 분리구조로서, 자기스스로 꼭맞게 성형하고 있다.
따라서, 이 배선층의 상층에 다른 도전층을 형성하는 경우에 있어서, 2개의 도전층의 사이에 절연층을 개재시켜 다시 이 절연층에 콘택트 형성을 위한 패터닝처리를 실시함에 있어서의 배선층의 노출을 방지할 수가 있다.
또한, 제일 처음에도 기술하였듯이, 이 발명에 의한 배선구조는, 상기 실시예에 표시한 DRAM에 적용할 수 있을뿐더러, 마찬가지의 상황이 생길 수 있는 반도체장치에 넓이 적용하는 것이 가능하다.
또, 배선층의 도전부분의 구조로서는, 다결정 실리콘과 실리사이드와의 조합에만 한정되는 것이 아니고, 또, 실리사이드층의 티탄실리사이드에 한정되는 것이 아니고, 다른 고융점 금속실리사이드층을 사용할 수도 있다.
[발명의 효과]
이와 같이, 이 발명에 의한 반도체장치의 전극배선층은, 제1도전부와 그 측벽에 형성되는 제2도전부를 가지며, 그 상부표면 및 측부표면을 각각 개별의 절연층으로 피복하는 구조로 하였으므로, 높은 도전성을 가짐과 아울러, 다시금 그 상층에 형성되는 도전층과의 사이의 절연성을 이들의 절연막에 의하여 확보할 수 있기 때문에, 뒤공정에 있어서의 에칭처리시에 도전부가 노출하거나 하는 것을 방지할 수 있고, 절연성이 높은 배선구조를 실현할 수가 있다.

Claims (2)

  1. 소정의 방향으로 뻗는 제1도전층과, 상기 제1도전층의 측면에 형성된 제2도전층과, 상기 제1도전층과 상기 제2도전층의 상부표면을 덮는 상부절연층과, 상기 제2도전층의 측부표면을 덮는 측부절연층을 구비한, 반도체장치의 전극배선층.
  2. 절연층상에 제1도전층 및 제1절연층을 순차형성하는 공정과, 상기 제1도전층 및 상기 제1절연층을 소정의 형상으로 패터닝하는 공정과, 상기 제1도전층의 측벽에 제2의 도전층을 형성하는 공정과, 상기 제1절연층 및 상기 제2도전층의 표면상에 제2절연층을 형성하는 공정과, 상기 제2도전층을 에칭하여 상기 제2도전층의 측부표면상에 상기 제2절연층을 잔여시키는 공정과를 구비한, 반도체장치의 전극용 배선층의 제조방법.
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