JPS63284857A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、薬品処理時のゲート電極保護及び安定したゲ
ート電極表面の酸化のための半導体装置及びその製造方
法に関する。

（従来の技術） 従来は笠凋トランジスタのゲート電極材料として多結晶
シリコンが多く用いられていたが、そのシート抵抗は３
０Ω／口が限界であった。そして最近では、多結晶シリ
コンにモリブデンシリサイドやタングステンシリサイド
が積層された構造（ポリサイド構造）のゲート電極が実
用化されてぃるが、そのシート抵抗は３乃至５Ω／口程
度までが限界であシ、近時のよシ高速な動作性の要請に
応じるには十分ではない。そこでシート抵抗が１０７口
以下と極めて低いチタンシリサイドをゲート電極として
用いることが検討されている。第３図に多結晶シリコン
、チタンシリサイドからなるポリサイド構造のゲート電
極をもつ′ＭＤＳトランジスタの製造工程の一部を示す
。

例えばＰ型シリコン基板３０１上に素子分離のためのフ
ィールド酸化膜３０２を形成し、さらにフィールド酸化
膜３０２によシ囲まれた部分の基板３０１上に熱酸化に
よシゲート酸化膜３０３ａを形成する。

そして全面にＬＰＧＶＤによシ多結晶シリコン３０４ｍ
さらにスパッタリングによシチタンシリサイド３０４ｂ
を順次積層して形成する（第３図（４）参照）９ゲート
電極形成の予定領域上にレジストパターン（図示せず）
を形成し、これをマスクにしてＲＩＥ　（反応性イオン
エツチング）を行い、多結晶シリコン層３０４およびチ
タンシリサイド層３０５から成るゲート電極３０６を形
成する（第３図０３）参照几ゲート酸化膜３０３ａの内
、露出した部分を弗酸二基のエツチング液によシ除去し
、ゲート酸化膜３０３を形成する。そしてフィールド酸
化膜３０２およびゲート電極３０６をマスクにしてｎＷ
の不純物をイオン注入し、さらにアニーリングを行いｓ
　ｎ−ｍｌのソース、ドレイン領域３０７ｍ、３０７ｂ
を形成する。

（発明が解決しようとする問題点） しかしながら上記の製造工程によ！りＭＤＳ）ランジス
タを製造する際、ゲート酸化膜３０３ａの溶解除去のた
めに用い友邦酸系等のエツチング液に対しチタンシリサ
イド層３０５は溶解されやすく、ゲート酸化膜３０３＆
がエツチングされると同時にチタンシリサイドもエツチ
ングされてしまう、これによシ、ゲート電極３０６の抵
抗の増大化や形状の劣化を起こす、ｔたその後の高温の
酸化処理においても１部分的に酸化される割合が異なる
といった異常酸化が発生する恐れがある。

本発明においては、エツチング液からゲート電極である
チタンシリサイド層を保護し、安定したゲート電極表面
の酸化ができる半導体装置及びその製造方法を提供する
ことを目的とする。

〔発明の構成〕

（問題点を解決するための手段） 上記問題点を解決するために半導体装置の発明において
は、半導体基板に互いに離間して形成されたソース及び
ドレイン領域と、このソース及びドレイン領域間の前記
基板上に形成されたゲート絶縁膜と、このゲート絶縁膜
上に形成されたチタンシリサイド層を含むゲート電極と
、前記チタンシリサイド層表面を榎って形成されたチタ
ンを除く高融点金属のシリサイド膜とを備えたことを特
徴とする半導体装置を提供する。

また半導体装置の製造方法の発明においては、半導体基
板上にチタンシリサイド層を含むゲート電極を素子領域
上のゲート絶縁膜を介して形成する工程と、全面にチタ
ンを除く高融点金属を堆積する工程と、アニーリングに
よル前記チタンシリサイド層表面に前記チタンを除く高
融点金属のシリサイド膜を形成する工程と、ソース及び
ドレイン形成予定領域上の前記ゲート絶縁膜を除去し、
前記ゲート電極下に前記ゲート絶縁膜−を残存させる工
程と、前記基板の所定部分にソース及びドレイン領、域
を形成する工程とを備えたことを特徴とする半導体装置
の製造方法を提供する。

（作　用） 少なくともチタンシリサイド層全面にチタンを除く高融
点金属のクリサイド膜を形成させることによシ、この後
工程でのエツチング処理で用いられるエツチング液にチ
タンシリサイド層が触れ溶解するのを防止できる。

（実施例） 以下本発明の一実施例であるＭＤＳ　）ランジスタにつ
いて第１図を用いて説明する。

例えばＰ型シリコン基板１０１上に素子分離のためのフ
ィールド酸化膜１０２が形成されている。そして基板１
０１の表面の所定部分にはｎ−Ｗ不純物層から成るソー
ス、ドレイン領域１０８＆、１０８ｂが形成されている
。このノース、ドレイン領域１０８ａ。

１０８ｂによシ狭まれ九部分の基板１０１上にはゲート
酸化膜１０３が１ｏｏ　Ｘの厚さに形成されていて、こ
の上にｘｏｏｏＸの厚さで、かつ砒素が導入された多結
晶シリコン層１０４．３０００Ｘの厚さのチタンシリサ
イド層１０５が順次積層して形成されている。

多結晶シリコン層１０４及びチタンシリサイド層１０５
から成るゲート電極１０６を全ておおうようにモリブデ
ン７リサイド膜１０８が形成されている。

このモリブデンシリサイド膜１０８正及びソース。

ドレイン領域１０９ａ、１０９ｂ上には熱酸化膜１１０
が形成されている。さらに全面にはＱつ一８１０２膜、
ＢＰＳＧ膜等から成る層間絶縁膜１１１が形成され、ソ
ース、ドレイン領域１０９ａ、１０９ｂ上に開孔したコ
ンタクトホーｋ　１１２ａ、１１２ｂにＡＩ膜１１３ａ
、１１３ｂが埋設され、これが、ソース、ドレイン領域
１０９ｍ。

１０９ｂｌＣ１ｌ気的に接続して形成されている。

このように構成されたＭＯＳ　）ランジスタにおいては
、チタンシリサイド層１０５を含むゲート電極１０６が
モリブデンシリサイド膜１０８におおわれている。この
ため、ゲート酸化［１０３のパターニングのだめのエツ
チング処理に用いられるフッ化アンモニウム（ＮＨ４Ｆ
）等のエツチング液がチタンシリサイド層１０５に触れ
、これが溶解されるのを防止できる。また後工程での高
温酸化によシ形成される熱酸化膜１１０はモリブデンシ
リサイド膜１０８正に形成されるため、チタンシリサイ
ド層１０５の異常酸化は発生しない。

次に本発明の一実施例であるＭＤＳトランジスタの製造
方法について第２図囚乃至（ト）を用いて説明する。

例えばＰ型シリコン基板２０１上に素子分離のためのフ
ィールド酸化膜２０２を形成し、素子領域となる部分の
基板２０１上にはゲート酸化膜２０３ａを１００Ｘを形
成する。そして全面に多結晶シリコンをＬＰ　（減圧）
ＣＶＤ法によ、り１００ＯＸの厚さに堆積させたあと、
この多結晶シリコンに砒素を加速電圧４０ＫｅＶ、ドー
ズ量３Ｘ１０ｃｉ　　の条件でイオン注入する。続いて
全面にＤＣマグネトロンスパッタリング装置を用いて、
アルゴン（Ａｒ）圧力を４×１０”Ｐａ　、スパッタパ
ワーを１．５ＫＷのスパッタリングの条件で、かつ、チ
タンシリサイドの組成比（モル比）がＴｉ　：５ｉ＝１
　：３．となるように設定して、チタンシリサイドを全
面に３００　ＯＡの厚さに堆積する。そしてゲート電極
形成の予定領域上にレジストパターン（図示せず）を形
成し、これをマスクにしてＲＩＥを行いチタンシリサイ
ド層２０５゜多結晶シリコン層２０４を順次形成する。

このあと。

ＤＣマグネトロンスパッタリング装置を用いてモリブデ
ンを１０００裏の厚さに堆積する（第２図（４）参照）
。

ヲ ＪＯＯｏｏのＮ２雰囲気中でアニーリングしてモリブデ
ン２０７をシリサイド化することによシ、多結晶シリコ
ン層２０４．チタンシリサイド層２０５から成るゲート
電極２０６とモリブデン２０７の境界部分にモリブデン
シリサイド層２０８を３００Ｘの厚さに形成する（第２
図０３）参照）。

濃塩酸を用いて未反応のモリブデン２０６を除去し、続
いてフッ化アンモニウム（ＮＨ４Ｆ）　等のエツチング
液を用いてソース、ドレイン形成予定領域上の露出した
ゲート酸化膜２０３ａを除去し、ゲート電極２０６下に
のみゲート酸化膜２０３を残存させる。

そして、フィールド酸化膜２０２．モリブデンシリサイ
ド膜２０８におおわれたゲート電極２０６をマスクにし
てイオン注入および活性化のためのアニーリングを行い
ｎ−ｍ１不純物層から成るソース、ドレイン領域２０９
ａ　、　２０９ｂを形成する。（第２図Ｃ参照）熱酸化
を行い、ソース、ドレイン領域２０９４　。

２０９ｂ上及びゲート電極１０６をおおって形成された
モリブデンシリサイド膜２０８　、％表面に熱酸化膜２
１０を形成する（第２図Ｃ参照）。

全面にＱ■−８１０２膜、　ＢＰＳＧ膜を順次積層した
あと、この表面の平担化のために９５０℃の高温でメル
ティング処理を行い、層間絶縁Ｍ　２１１を形成す４そ
してソース、ドレイン領域２０９ａ、２０９ｂ上に；ン
タクトホーｋ　２１２ｍ、２１２ｂを設け、続いてＡＩ
膜２１３ａ、２１３ｂをソース、ドレイン領域２０９ａ
、２０９ｂに電気的に接続するようコンタクトホール２
１２ａ　。

２１２ｂ　Ｋ埋設する（第２図面参照）。

本実施例によればゲート電極２０６を形成し、全面にモ
リブデン２０７を唯１させたあと、アニーリングを行う
ことによシチタンシリサイド層２０５をモリブデンシリ
サイド膜２０８で覆う、よってこの後の工程で行われる
ソース、ドレイン領域２０９ａ　。

２０９ｂ上のゲート酸化膜２０３ａのエツチング除去の
際に、フッ化アンモニウム（ＮＨ４）等のエツチング液
にチタンシリサイド層２０５が触れ、溶解するのを防止
できる。ｉた。従来の製造方法で生じていたチタンシリ
サイド層２０５表面の異常酸化等の問題がなくなる。

なお、上記ＭＯ８）ランジスタおよびその製造方法の実
施例において、ゲート電極１０６は多結晶シリコン層２
０４、チタンシリサイド２０５０２層としたが、これに
限定されることはない。

また、ゲート電極をおおうようにモリブデンシリサイド
膜を形成したが、この他にはタングステンシリサイド膜
を形成してもよい。

〔発明の効果〕

以上詳述したように本発明においては、チタンシリサイ
ド層のエツチング液による溶解を防止でき、素子の信頼
性を向上させる。

【図面の簡単な説明】

第１図は本発明の一実施例であるＭＤＳ　）ランジスタ
の断面図、第２図囚乃至■は本発明の一実施例であるＭ
ＤＳトランジスタの製造工程を示す断面図、第３図（４
）乃至（０は従来のｙＤＳトランジスタの製造工程の一
部を示す断面図。 １０１．２０１・・・Ｐ型シリコン基板１０２．２０２
・・・フィールド酸化膜１０３　、２０３・・・ゲート
酸化膜 １０４．２０４・・・多結晶シリコン層１０５．２０５
・・・チタンシリサイド層１０６．２０６・・・ゲート
電極 ２０７・・・モリブデン １０８．２０８・・・モリブデンシリサイド膜１０９ａ
、１０９ｂ・・・ソース、ドレイン領域２０９ａ、２０
９ｂ　−−− １１０，２１０・・・熱酸化膜 １１１．２１１・・・層間絶縁膜 １１２ＪＬ、１１２ｂ・・・コンタクトホール２１２ａ
、２１２ｂ　・・・ １１３ａ、１１３ｂ　”・ＡＩ膜 ２１３ａ、２１３ｂ・・・＃ 第１ｒｌＪ ２θ６ 第２図 （Ｅ） 第２図 （Ａ） ＣＢ） （Ｃ） 第３図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板に互いに離間して形成されたソース及び
   ドレイン領域と、このソース及びドレイン領域間の前記
   基板上に形成されたゲート絶縁膜と、このゲート絶縁膜
   上に形成されたチタンシリサイド層を含むゲート電極と
   、前記チタンシリサイド層表面を覆って形成されたチタ
   ンを除く高融点金属のシリサイド膜とを備えたことを特
   徴とする半導体装置。 ２、前記ゲート電極は、前記ゲート酸化膜上に多結晶シ
   リコン、前記チタンシリサイド層を順次積層して形成さ
   れたことを特徴とする特許請求の範囲第１項記載の半導
   体装置。 ３、半導体基板上にチタンシリサイド層を含むゲート電
   極をゲート絶縁膜を介して形成する工程と、全面にチタ
   ンを除く高融点金属を堆積する工程と、アニーリングに
   より前記チタンシリサイド層表面に前記チタンを除く高
   融点金属のシリサイド膜を形成する工程と、ソース及び
   ドレイン形成予定領域上の前記ゲート絶縁膜を除去し、
   前記ゲート電極下に前記ゲート絶縁膜を残存させる工程
   と、前記基板の所定部分にソース及びドレイン領域を形
   成する工程とを備えたことを特徴とする半導体装置の製
   造方法。