JPS6161463A - 半導体集積回路素子およびその製造方法 - Google Patents
半導体集積回路素子およびその製造方法Info
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- JPS6161463A JPS6161463A JP18259084A JP18259084A JPS6161463A JP S6161463 A JPS6161463 A JP S6161463A JP 18259084 A JP18259084 A JP 18259084A JP 18259084 A JP18259084 A JP 18259084A JP S6161463 A JPS6161463 A JP S6161463A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明はゲート・ソース・ドレイン領域にシリサイド
層を形成した半導体集積回路素子およびその製造方法に
係り、特にソースΦドレイン領域に形成するシリサイド
層およびその製造方法に関する。
層を形成した半導体集積回路素子およびその製造方法に
係り、特にソースΦドレイン領域に形成するシリサイド
層およびその製造方法に関する。
（従来の技術）
半導体集積回路素子、具体的にはＭＯＳ）ランジスタに
おいて、ゲート・ソース・ドレイン領域にシリサイド層
を形成することが行われている。
おいて、ゲート・ソース・ドレイン領域にシリサイド層
を形成することが行われている。
その場合、ソース・ドレイン領域のシリサイド層は、従
来、ＩＥＤＭ（１９８２）Ｐ７１４，７１６゜７１７に
示されるように、シリコン基板と反応して形成されるの
で、ソース・ドレイン領域に侵入した構造となる。
来、ＩＥＤＭ（１９８２）Ｐ７１４，７１６゜７１７に
示されるように、シリコン基板と反応して形成されるの
で、ソース・ドレイン領域に侵入した構造となる。
（発明が解決しようとする問題点）
そのため、従来は、ソース・ドレイン領域の深さを浅く
するのに限界があった。例えば、シリサイド層がＴｉ５
ｉｚの場合、Ｔｉ１０００Ａをシリサイド化すると約２
４０ＯＡのＴｉ５ｉｚ 厚となシ、シ。
するのに限界があった。例えば、シリサイド層がＴｉ５
ｉｚの場合、Ｔｉ１０００Ａをシリサイド化すると約２
４０ＯＡのＴｉ５ｉｚ 厚となシ、シ。
リコン基板（ソース・ドレイン領域）への侵入深さは約
２３０ＯＡとなる。ゆえに、ソース・ドレイン領域の深
さは３０００Ａ程度が必要となる。
２３０ＯＡとなる。ゆえに、ソース・ドレイン領域の深
さは３０００Ａ程度が必要となる。
（問題点を解決するための手段〕
そこで、この発明では、ソース・ドレイン領域上にシリ
コン層を形成して、このシリコン層と、その上の金属層
とを反応させることにより、シリコン基板の表面（ソー
ス・ドレイン領域の表面）より上でシリサイド層を形成
する。
コン層を形成して、このシリコン層と、その上の金属層
とを反応させることにより、シリコン基板の表面（ソー
ス・ドレイン領域の表面）より上でシリサイド層を形成
する。
（作用）
このようにすれば、シリサイド層がソース・ドレイン領
域に侵入しなくなる。
域に侵入しなくなる。
（実施例〕
第１図はこの発明の第１の実施例を示す製造工程図であ
る。
る。
この図において、１はＰ（１００）シリコン基板であシ
、まずこのシリコン基板１の選択された表面部にＬＯＣ
ＯＳ法によりフイールド酸化膜２を５０００Ａ厚に形成
する。次に、フィールド酸化膜２を有しないシリコン基
板１のアクティブ領域中、ゲート領域に、ゲート酸化膜
３．多結晶シリコン膜４およびＳｉ３Ｎ４膜５の３層構
造を１μ長に形成する。ここで、ゲート酸化膜３は２０
００Ａ厚に形成される。また、多結晶シリコン膜４はＰ
不純物を含む多結晶シリコン膜で、ゲート電極を構成し
ておシ、３０００Ａ厚に形成される。さらに、Ｓｉ３Ｎ
４膜５は１００ＯＡ厚に形成される。しかる後、Ａｓ
イオン注入を行うことによυ、前記３層構造体両側のシ
リコン基板露出表面部内全体（ソース・ドレイン形成領
域全体）に０．１μと浅くＮ一層６１を形成する。この
Ｎ一層６１は、ソース魯ドレイン領域をＬ Ｄ Ｄ （
Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造、つ
まりソース−ドレイン領域のゲート側の端を浅い低濃度
の層とするために形成される。また、ＬＤＤ構造は、シ
ョートチャネル効果を抑えるために設けられる。（第１
図（Ａ〕） 次に、シリコン基板１上の全面にＣＶＤ ５ｉＯｚ膜
７を４００ＯＡ厚に形成する（第１図（Ｂ））。
、まずこのシリコン基板１の選択された表面部にＬＯＣ
ＯＳ法によりフイールド酸化膜２を５０００Ａ厚に形成
する。次に、フィールド酸化膜２を有しないシリコン基
板１のアクティブ領域中、ゲート領域に、ゲート酸化膜
３．多結晶シリコン膜４およびＳｉ３Ｎ４膜５の３層構
造を１μ長に形成する。ここで、ゲート酸化膜３は２０
００Ａ厚に形成される。また、多結晶シリコン膜４はＰ
不純物を含む多結晶シリコン膜で、ゲート電極を構成し
ておシ、３０００Ａ厚に形成される。さらに、Ｓｉ３Ｎ
４膜５は１００ＯＡ厚に形成される。しかる後、Ａｓ
イオン注入を行うことによυ、前記３層構造体両側のシ
リコン基板露出表面部内全体（ソース・ドレイン形成領
域全体）に０．１μと浅くＮ一層６１を形成する。この
Ｎ一層６１は、ソース魯ドレイン領域をＬ Ｄ Ｄ （
Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造、つ
まりソース−ドレイン領域のゲート側の端を浅い低濃度
の層とするために形成される。また、ＬＤＤ構造は、シ
ョートチャネル効果を抑えるために設けられる。（第１
図（Ａ〕） 次に、シリコン基板１上の全面にＣＶＤ ５ｉＯｚ膜
７を４００ＯＡ厚に形成する（第１図（Ｂ））。
そして、このＣＶＤ ５ｔ（ｈ膜７をリアクティブイ
オンエツチング法でエツチングする。すると、ＣＶＤ
５ｉＯｉ膜７は、前記３層構造体の側壁にのみスペー
サ５ｉ０２膜７′として所定幅に残る。しがる後、再び
八８ イオン注入することにより、シリコン基板１のス
ペーサ５ｉ０２膜７′下を除くソース・ドレイン形成領
域に０．２μ程度の深さにＮ＋層６□を形成する。その
結果、炉１６２と前記Ｎ一層６１とによりＬＤＤ構造に
ソース拳ドレイン領域６が形成される。（第１図（Ｃ）
） 続いて、選択シリコンデポジション法（例えば８００〜
９０ ｏ’ｃ 、 ５ｔ）ｈｅ／４ Ｈ２ＨＣｌ系、
５０Ｔｏｆｒ を条件とする）または選択モレキュラ
ービームデポジション法により、ソース−ドレイン領域
６の露出部上にだけシリコン層８ｉ２５００Ａ厚に形成
する（第１図ＣＤ））。
オンエツチング法でエツチングする。すると、ＣＶＤ
５ｉＯｉ膜７は、前記３層構造体の側壁にのみスペー
サ５ｉ０２膜７′として所定幅に残る。しがる後、再び
八８ イオン注入することにより、シリコン基板１のス
ペーサ５ｉ０２膜７′下を除くソース・ドレイン形成領
域に０．２μ程度の深さにＮ＋層６□を形成する。その
結果、炉１６２と前記Ｎ一層６１とによりＬＤＤ構造に
ソース拳ドレイン領域６が形成される。（第１図（Ｃ）
） 続いて、選択シリコンデポジション法（例えば８００〜
９０ ｏ’ｃ 、 ５ｔ）ｈｅ／４ Ｈ２ＨＣｌ系、
５０Ｔｏｆｒ を条件とする）または選択モレキュラ
ービームデポジション法により、ソース−ドレイン領域
６の露出部上にだけシリコン層８ｉ２５００Ａ厚に形成
する（第１図ＣＤ））。
その後、５１３Ｎ４＃５をエツチングして多結晶シリコ
ン膜４を露出させた上で、この多結晶シリコン膜４およ
び前記シリコン層８上を含む全面に金属層としてＴｉ９
全Ｉ Ｕ ＯＯＡ厚に蒸着する（第１図（Ｅ））。
ン膜４を露出させた上で、この多結晶シリコン膜４およ
び前記シリコン層８上を含む全面に金属層としてＴｉ９
全Ｉ Ｕ ＯＯＡ厚に蒸着する（第１図（Ｅ））。
次いで、６００℃でシンターして多結晶シリコン膜４お
よびシリコン層８とＴｉ ９とをシリサイド反応させる
ことにより、ソース・ドレイン領域６およびケート電極
（多結晶シリコン膜４）上にＴｉ シリサイド層１０を
形成する。ここで、１０００Ａ厚のＴｉ ９がシリサ
イド反応して’ｌ’１ｓｉｚ （Ｔｉシリサイド層１０
）になると、２４００Ａの厚さとなる。また、ソース・
ドレイン領域６上のＴｉシリサイド層１０は、ソース・
ドレイン領域６上に形成したシリコン層８と、その上の
Ｔｉ ９が反応して形成されるものであるから、シリコ
ン基板１の表面（ソース・ドレイン領域６の表面）より
上において形成され、ソース・ドレイン領域６に侵入す
ることはない。その後、スペーサ３ｉ０ｚ＠７′および
フィールド酸化膜２上の未反応Ｔｉ ９をＮＨ４０Ｈ／
Ｈｚ ０２ ／ Ｈ２０系のエツチング液で除去する。
よびシリコン層８とＴｉ ９とをシリサイド反応させる
ことにより、ソース・ドレイン領域６およびケート電極
（多結晶シリコン膜４）上にＴｉ シリサイド層１０を
形成する。ここで、１０００Ａ厚のＴｉ ９がシリサ
イド反応して’ｌ’１ｓｉｚ （Ｔｉシリサイド層１０
）になると、２４００Ａの厚さとなる。また、ソース・
ドレイン領域６上のＴｉシリサイド層１０は、ソース・
ドレイン領域６上に形成したシリコン層８と、その上の
Ｔｉ ９が反応して形成されるものであるから、シリコ
ン基板１の表面（ソース・ドレイン領域６の表面）より
上において形成され、ソース・ドレイン領域６に侵入す
ることはない。その後、スペーサ３ｉ０ｚ＠７′および
フィールド酸化膜２上の未反応Ｔｉ ９をＮＨ４０Ｈ／
Ｈｚ ０２ ／ Ｈ２０系のエツチング液で除去する。
次に、未反応残存シリコン層８にＡｓイオン注入で不純
物を含有させ、さらに８００〜９００℃の熱処理で不純
物を活性化させる。（第１図（Ｆ’））その後は、通常
の方法でＰＳＧ膜１ｉＫ−６０００λ厚た形成し、コン
タクト穴１２を開け、電気配線層のＡｔ層１３を形成す
る（第１図（Ｇ））。
物を含有させ、さらに８００〜９００℃の熱処理で不純
物を活性化させる。（第１図（Ｆ’））その後は、通常
の方法でＰＳＧ膜１ｉＫ−６０００λ厚た形成し、コン
タクト穴１２を開け、電気配線層のＡｔ層１３を形成す
る（第１図（Ｇ））。
第２図はこの発明の第２の実施例を示す製造工程図であ
る。この第２の実施例において基本的な製造方法は第１
の実施例と同様であるので、相違点に注目して第２の実
施例を説明する。
る。この第２の実施例において基本的な製造方法は第１
の実施例と同様であるので、相違点に注目して第２の実
施例を説明する。
第２の実施例においては、第１の実施例のＳｉ３Ｎ４膜
５がない以外第１の実施例と同様な方法で第２図（Ａ）
、 ＣＢ）に示すように第１図（Ｃ）に対応する構造
を得る。
５がない以外第１の実施例と同様な方法で第２図（Ａ）
、 ＣＢ）に示すように第１図（Ｃ）に対応する構造
を得る。
次に、第１の実施例と同様にシリコン層８を形成するが
、この第２の実施例においては第２図（Ｃ）に示すよう
にソース・ドレイン領域６上とともに多結晶シリコン膜
４上にもシリコ：ｙ Ｎ８ ｆ形成する０ したがって、続いて第１の実施例とＩ’ｊ’１ｗｅＫＴ
ｉを形成して、このＴｉをシリコンとシリサイド反応さ
せるが、この場合は、第２図（Ｄ）に示すようにソース
・ドレイン領域６上とともに多結晶シリコン膜４（ゲー
ト電極）上にも、シリコン層８とＴｉ とのシリサイド
反応によりＴｉシリサイド層１０が形成される。なお、
第２図（Ｄ）においては理想的な場合として、シリコン
層８のすべてがシリサイド反応した場合を示している。
、この第２の実施例においては第２図（Ｃ）に示すよう
にソース・ドレイン領域６上とともに多結晶シリコン膜
４上にもシリコ：ｙ Ｎ８ ｆ形成する０ したがって、続いて第１の実施例とＩ’ｊ’１ｗｅＫＴ
ｉを形成して、このＴｉをシリコンとシリサイド反応さ
せるが、この場合は、第２図（Ｄ）に示すようにソース
・ドレイン領域６上とともに多結晶シリコン膜４（ゲー
ト電極）上にも、シリコン層８とＴｉ とのシリサイド
反応によりＴｉシリサイド層１０が形成される。なお、
第２図（Ｄ）においては理想的な場合として、シリコン
層８のすべてがシリサイド反応した場合を示している。
したがって、ここでは、次の未反応残存シリコン層８に
対するＡｓ イオン注入は省略される。
対するＡｓ イオン注入は省略される。
そして、その後は第１の実施例と同様にＰＳＧ膜１１を
形成し、コンタクト穴１２を開け、電気配線層のＡｔ層
１３を形成する（第２図（Ｅ）〕。
形成し、コンタクト穴１２を開け、電気配線層のＡｔ層
１３を形成する（第２図（Ｅ）〕。
第３図はこの発明の第３の実施例を示す製造工程図であ
る。この第３の実施例では、スペーサ５ｉ０２膜７′形
成後のＡｓイオン注入（第１の実施例のＮ壱６２の形成
）を省略することにより、０．１μと浅いＮ−壱６１の
みでソース・ドレイン領域６を形成する。その他は第１
図の第１の実施例と全く同じであシ、詳ＭＢを説明は省
略する。なお。
る。この第３の実施例では、スペーサ５ｉ０２膜７′形
成後のＡｓイオン注入（第１の実施例のＮ壱６２の形成
）を省略することにより、０．１μと浅いＮ−壱６１の
みでソース・ドレイン領域６を形成する。その他は第１
図の第１の実施例と全く同じであシ、詳ＭＢを説明は省
略する。なお。
この第３の実施例では、第３図（Ｆ）の工程で未反応残
存シリコン層８にＡｓ不純物をイオン注入する際のイオ
ン注入深さの制御が重要でりる。すなわち、イオン注入
深さは、注入されたＡｓ不純物が、その後の活性化のた
めの熱処理後にシリコン基板内ソース・ドレイン接合の
深さを越えないよりに制御されなければならない。
存シリコン層８にＡｓ不純物をイオン注入する際のイオ
ン注入深さの制御が重要でりる。すなわち、イオン注入
深さは、注入されたＡｓ不純物が、その後の活性化のた
めの熱処理後にシリコン基板内ソース・ドレイン接合の
深さを越えないよりに制御されなければならない。
（発明の効果）
以上詳述したように、この発明では、ソース・ドレイン
領域上にシリコン層を形成して、このシリコン層と、そ
の上の金属珊とを反応さぜることにより、シリコン基板
の表面（ソース・ドレイン領域の表面）より上でシリサ
イド層を形成する。
領域上にシリコン層を形成して、このシリコン層と、そ
の上の金属珊とを反応さぜることにより、シリコン基板
の表面（ソース・ドレイン領域の表面）より上でシリサ
イド層を形成する。
したがって、この発明によれば、シリサイド層がソース
・ドレイン領域に侵入しなくなるので、ソース・ドし・
イン領域を非常に浅くすることができ、短チヤネルトラ
ンジスタに適する構造となる。また、シリサイド層がシ
リコン基板の表面（ソース・ドレイン領域の表面）より
上で形成されることにより、ソース−ドレイン領域部と
ゲート部との高さの差が小さくなるので、平滑化構造と
なる。
・ドレイン領域に侵入しなくなるので、ソース・ドし・
イン領域を非常に浅くすることができ、短チヤネルトラ
ンジスタに適する構造となる。また、シリサイド層がシ
リコン基板の表面（ソース・ドレイン領域の表面）より
上で形成されることにより、ソース−ドレイン領域部と
ゲート部との高さの差が小さくなるので、平滑化構造と
なる。
第１図はこの発明の半導体集積回路素子およびその製造
方法の第１の実施例を説明するための製造工程図、第２
図および第３図はこの発明の第２および第３の実施例を
説明するための製造工程図である。 １・・・シリコン基板、６・・・ソース１ドレイン領域
、８・・・シリコン層、９・・・Ｔｘｓｉｏ・・・Ｔｉ
シリサイド層。
方法の第１の実施例を説明するための製造工程図、第２
図および第３図はこの発明の第２および第３の実施例を
説明するための製造工程図である。 １・・・シリコン基板、６・・・ソース１ドレイン領域
、８・・・シリコン層、９・・・Ｔｘｓｉｏ・・・Ｔｉ
シリサイド層。
Claims (2)
- （１）シリコン基板の表面部内に形成されたソース・ド
レイン領域上に、シリコン基板の表面より上においてシ
リサイド層を形成したことを特徴とする半導体集積回路
素子。 - （２）シリコン基板の表面部内にソース・ドレイン領域
を形成する工程と、この工程で形成されたソース・ドレ
イン領域上にシリコン層を形成する工程と、この工程で
得られたシリコン層上に金属層を形成する工程と、この
工程で形成された金属層と前記シリコン層とを反応させ
て、前記ソース・ドレイン領域上に、シリコン基板の表
面より上でシリサイド層を形成する工程とを具備してな
る半導体集積回路素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18259084A JPS6161463A (ja) | 1984-09-03 | 1984-09-03 | 半導体集積回路素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18259084A JPS6161463A (ja) | 1984-09-03 | 1984-09-03 | 半導体集積回路素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6161463A true JPS6161463A (ja) | 1986-03-29 |
Family
ID=16120948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18259084A Pending JPS6161463A (ja) | 1984-09-03 | 1984-09-03 | 半導体集積回路素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6161463A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63115376A (ja) * | 1985-10-30 | 1988-05-19 | ハリス コーポレイション | Ｍｏｓ電界効果トランジスタとその製造法 |
| JPS63141373A (ja) * | 1986-11-18 | 1988-06-13 | シーメンス、アクチエンゲゼルシヤフト | Ｍｏｓ電界効果トランジスタ構造、集積回路とその製法 |
| JPH02288236A (ja) * | 1989-04-28 | 1990-11-28 | Nec Corp | 半導体素子構造およびその製造方法 |
| WO1991001568A1 (en) * | 1989-07-14 | 1991-02-07 | Oki Electric Industry Co., Ltd. | Process for fabricating semiconductor devices |
-
1984
- 1984-09-03 JP JP18259084A patent/JPS6161463A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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