JPS63141373A - Ｍｏｓ電界効果トランジスタ構造、集積回路とその製法 - Google Patents
Ｍｏｓ電界効果トランジスタ構造、集積回路とその製法Info
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- JPS63141373A JPS63141373A JP62288264A JP28826487A JPS63141373A JP S63141373 A JPS63141373 A JP S63141373A JP 62288264 A JP62288264 A JP 62288264A JP 28826487 A JP28826487 A JP 28826487A JP S63141373 A JPS63141373 A JP S63141373A
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、シリコン基板内の極めて偏平なソース・ド
レン領域とシリサイドから成る自己整合ソース・ドレン
接続端と絶縁分離層によって基板から分離されてソース
・ドレン領域間のチャネル領域上に設けられた側面酸化
膜を持つゲート電極を備え、集積回路のフィールド酸化
膜領域の間に置かれるＭＯＳ電界効果トランジスタ構造
に関するものである。この発明は更に能動トランジスタ
領域を分離するフィールド酸化膜領域、基板内の極めて
偏平なソース・ドレン領域、シリサイドから成る自己整
合ソース・ドレン接続端および基板から分離されてｎチ
ャネル又はＰチャネル・トランジスタのソース・ドレン
領域間のチャネル領域上に設けられた側面酸化膜をもつ
ゲート電極を備えるＣＭＯＳトランジスタを含む高密度
集積回路とその製造方法にも関係する。
レン領域とシリサイドから成る自己整合ソース・ドレン
接続端と絶縁分離層によって基板から分離されてソース
・ドレン領域間のチャネル領域上に設けられた側面酸化
膜を持つゲート電極を備え、集積回路のフィールド酸化
膜領域の間に置かれるＭＯＳ電界効果トランジスタ構造
に関するものである。この発明は更に能動トランジスタ
領域を分離するフィールド酸化膜領域、基板内の極めて
偏平なソース・ドレン領域、シリサイドから成る自己整
合ソース・ドレン接続端および基板から分離されてｎチ
ャネル又はＰチャネル・トランジスタのソース・ドレン
領域間のチャネル領域上に設けられた側面酸化膜をもつ
ゲート電極を備えるＣＭＯＳトランジスタを含む高密度
集積回路とその製造方法にも関係する。
〔従来の技術〕
ＭＯＳ・ＩＣの微細化が進むにつれて寄生直列抵抗ドレ
ン電界強度（ｍット・キャリア効果）およびブレーナ化
の問題が重大となった。特にブレーナ化は接触孔のエツ
チング前には接触孔の深さが種々の値をとり又基板エツ
チングの選択性が低いことにより著しく限定される。
ン電界強度（ｍット・キャリア効果）およびブレーナ化
の問題が重大となった。特にブレーナ化は接触孔のエツ
チング前には接触孔の深さが種々の値をとり又基板エツ
チングの選択性が低いことにより著しく限定される。
ドレン電界強度の低減に対してはＬＤＤ技術（ｌｉｇｈ
ｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ ｔｅｃｈｎｉｃｓ）
が広く採用されているが、これには大きな直列抵抗が伴
っている。
ｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ ｔｅｃｈｎｉｃｓ）
が広く採用されているが、これには大きな直列抵抗が伴
っている。
直列抵抗の問題の解決に対しては５ＡＬＩＣＩＤＥ技術
（ｓｅｌｆ ａｌｉｇｎｅｄ ５ｉｌｉｃｉｄｅ ｔｅ
ｃｈｎｉｃ）が提案され（例えば文献「アイ・イー・デ
ィー・エム・テクニカル・ダイジェスト（［ＥＤＭ
Ｔｅｃｈｎ、 Ｄｉｇｅｓｔ）」１９８２年７１４−７
１７頁参照）、又自己整合シリサイド化とＬＤＤ技術と
の組合せ（ＳＱＬＩＯ技術）が提案されている（文献「
ソリッド・ステート・エレクトロニクス（Ｓｏｌｉｄ
５ｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ）Ｊ ２Ｂ、１９
８５年４６５−４７２頁参照）。
（ｓｅｌｆ ａｌｉｇｎｅｄ ５ｉｌｉｃｉｄｅ ｔｅ
ｃｈｎｉｃ）が提案され（例えば文献「アイ・イー・デ
ィー・エム・テクニカル・ダイジェスト（［ＥＤＭ
Ｔｅｃｈｎ、 Ｄｉｇｅｓｔ）」１９８２年７１４−７
１７頁参照）、又自己整合シリサイド化とＬＤＤ技術と
の組合せ（ＳＱＬＩＯ技術）が提案されている（文献「
ソリッド・ステート・エレクトロニクス（Ｓｏｌｉｄ
５ｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ）Ｊ ２Ｂ、１９
８５年４６５−４７２頁参照）。
これらの技術に共通の欠点は、予め作られ短チヤネル特
性のため必然的に偏平な拡散区域がシリサイド反応によ
り部分的に消滅し基板短絡の危険があることである。こ
の危険は非均質反応の場合特に重大である。
性のため必然的に偏平な拡散区域がシリサイド反応によ
り部分的に消滅し基板短絡の危険があることである。こ
の危険は非均質反応の場合特に重大である。
この発明の目的は、公知技術によるものの欠点が改善さ
れて偏平なソース・ドレン領域にも拘らず層抵抗を低下
させるシリサイド化が基板短絡の発生を伴うことなく可
能であるＭＯＳ電界効果トランジスタ構造を提供するこ
とである。更に多層配線に適したできるだけプレーナ形
の構造とし、接触孔のエツチングとこのエツチングの選
択性が問題にならないようにすることもこの発明の目的
である。
れて偏平なソース・ドレン領域にも拘らず層抵抗を低下
させるシリサイド化が基板短絡の発生を伴うことなく可
能であるＭＯＳ電界効果トランジスタ構造を提供するこ
とである。更に多層配線に適したできるだけプレーナ形
の構造とし、接触孔のエツチングとこのエツチングの選
択性が問題にならないようにすることもこの発明の目的
である。
これらの目的は冒頭に挙げたＭＯＳ電界効果トランジス
タ構造に対して特許請求の範囲第１項に特徴として挙げ
た構造を採用することによって達成される。
タ構造に対して特許請求の範囲第１項に特徴として挙げ
た構造を採用することによって達成される。
選択エピタキシィの採用により一連のデバイスに関する
利点を伴うトランジスタ構造の予備プレーナ化が達成さ
れる。ＣＭＯＳ技術において選択シリコン・エピタキシ
ィの採用は文献「テクニカル・ダイジェスト・アイ・イ
ー・ディー・エム（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ
ＩＥＤＭ ） Ｊ １９８４年５９３−５９６頁に記
載されている。ここでは絶縁分ＭＨにエッチされた溝を
単結晶シリコンで埋め、くちばし形突起の形成を阻止し
てＬＯＧＯ３絶縁分離技術を改善するのに選択エピタキ
シィが利用されている。
利点を伴うトランジスタ構造の予備プレーナ化が達成さ
れる。ＣＭＯＳ技術において選択シリコン・エピタキシ
ィの採用は文献「テクニカル・ダイジェスト・アイ・イ
ー・ディー・エム（Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ
ＩＥＤＭ ） Ｊ １９８４年５９３−５９６頁に記
載されている。ここでは絶縁分ＭＨにエッチされた溝を
単結晶シリコンで埋め、くちばし形突起の形成を阻止し
てＬＯＧＯ３絶縁分離技術を改善するのに選択エピタキ
シィが利用されている。
高密度集積ＣＭＯＳ回路に対する別の選択シリコン・エ
ピタキシィ法は文献「アイ・イー・イー・イー・エレク
トロン・デバイセズ・レターズ（ＩＥＥＥ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ Ｌｅｔｔｅｒｓ ） Ｊ Ｉ
！０Ｌ−６（１９８５年）４３−４６頁に記載されてい
る。ここでは選択エピタキシィがシリコン基板にエッチ
された皿状領域を適当にドープされた単結晶シリコン層
で埋め、表面濃度が低く層抵抗が低く横方向拡散が無視
できる限定された皿状領域とするのに使用される。
ピタキシィ法は文献「アイ・イー・イー・イー・エレク
トロン・デバイセズ・レターズ（ＩＥＥＥ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅｓ Ｌｅｔｔｅｒｓ ） Ｊ Ｉ
！０Ｌ−６（１９８５年）４３−４６頁に記載されてい
る。ここでは選択エピタキシィがシリコン基板にエッチ
された皿状領域を適当にドープされた単結晶シリコン層
で埋め、表面濃度が低く層抵抗が低く横方向拡散が無視
できる限定された皿状領域とするのに使用される。
この発明によるトランジスタ構造は、公知のＭＯＳ又は
ＣＭＯＳ構造に比べてゲートとフィールド酸化膜の間が
単結晶シリコンで均等に埋められ、ゲート表面は酸化膜
で覆われて後で実施されるシリサイド化が阻止され、新
たなソース・ドレン領域形成はソース・ドレン接触の最
適化によりゲート８ｕ域との結合が充分除かれるという
利点を示す。
ＣＭＯＳ構造に比べてゲートとフィールド酸化膜の間が
単結晶シリコンで均等に埋められ、ゲート表面は酸化膜
で覆われて後で実施されるシリサイド化が阻止され、新
たなソース・ドレン領域形成はソース・ドレン接触の最
適化によりゲート８ｕ域との結合が充分除かれるという
利点を示す。
これによって次の改良と可能性が達成される。
（１） ソース・ドレン・イオン注入がエピタキシャ
ル成長シリコン層に対して行われるから、ゲー１［端に
イオン注入ダメージが起ることはない。
ル成長シリコン層に対して行われるから、ゲー１［端に
イオン注入ダメージが起ることはない。
これによってゲート酸化膜の品質が保証され、可能な品
質低下原因が避けられる。
質低下原因が避けられる。
（２）通常の拡散率は時間積（Ｄ−ｔ）において高濃度
ドープのエピタキシャル・ソース・ドレン領域からの拡
散により、基板内に極めて偏平な実効拡散領域の達成が
可能となる。これによって僅かなサブスレッシュホール
ド電流と低減されたパンチスルー効果が予期される。反
パンチ・チャネル・イオン注入に際しては少量の注入が
必要となる。これによって接合容量が低下する。拡散放
出されたソース・ドレン領域においての比較的低いドー
ピングはゲート縁端のドレン電界強度を低下させる。こ
の電界強度は最も重要な劣化原因となるものである。
ドープのエピタキシャル・ソース・ドレン領域からの拡
散により、基板内に極めて偏平な実効拡散領域の達成が
可能となる。これによって僅かなサブスレッシュホール
ド電流と低減されたパンチスルー効果が予期される。反
パンチ・チャネル・イオン注入に際しては少量の注入が
必要となる。これによって接合容量が低下する。拡散放
出されたソース・ドレン領域においての比較的低いドー
ピングはゲート縁端のドレン電界強度を低下させる。こ
の電界強度は最も重要な劣化原因となるものである。
（３） 自己整合シリサイド技術との組合せは寄生直
列抵抗に対して良い影響をもたらす、平坦な有効拡散領
域にも拘らずシリサイド化を実施する ゛ことがで
きる。不均等のシリサイド反応に際しての基板短絡の危
険は平坦な有効拡散領域にも拘らず緩衝層として作用す
るエピタキシィ層によって避けられる。これによって厚
いシリサイド層が可能となり低い抵抗が達成される。
列抵抗に対して良い影響をもたらす、平坦な有効拡散領
域にも拘らずシリサイド化を実施する ゛ことがで
きる。不均等のシリサイド反応に際しての基板短絡の危
険は平坦な有効拡散領域にも拘らず緩衝層として作用す
るエピタキシィ層によって避けられる。これによって厚
いシリサイド層が可能となり低い抵抗が達成される。
（４） ソース・ドレン領域をエピタキシャル成長層
とすることは、プレーナ化と多層配線の実現に対して良
好な前提となる。又ホウ素・リン・ケイ酸ガラスを使用
する流散過程に際しての制限が低減され、接触孔エツチ
ングの選択性に対する要求が緩和される。接触孔とフィ
ールド酸化膜縁端の間の間隔は基板短絡の危険がないた
めクリティカルではな（なる。
とすることは、プレーナ化と多層配線の実現に対して良
好な前提となる。又ホウ素・リン・ケイ酸ガラスを使用
する流散過程に際しての制限が低減され、接触孔エツチ
ングの選択性に対する要求が緩和される。接触孔とフィ
ールド酸化膜縁端の間の間隔は基板短絡の危険がないた
めクリティカルではな（なる。
（５）基板に向ってのソース・ドレン拡散が平坦である
ことに基いて皿状領域のドーピングとその深さを等しく
してラッチアップ性の低減が期待される。その理由はグ
ンメル数が太き（寄生的なエミッタ・コレクタ間降伏電
圧ｔａｃｔ。が上昇することにある。
ことに基いて皿状領域のドーピングとその深さを等しく
してラッチアップ性の低減が期待される。その理由はグ
ンメル数が太き（寄生的なエミッタ・コレクタ間降伏電
圧ｔａｃｔ。が上昇することにある。
この発明の種々の実施態様特に集積回路におけるＭＯＳ
又はＣＭＯＳ構造の実現情況は特許請求の範囲第２項以
下に示される。
又はＣＭＯＳ構造の実現情況は特許請求の範囲第２項以
下に示される。
以下第１図乃至第１２図についてこの発明によるＭＯＳ
電界効果トランジスタ構造とこの構造を集積回路内に構
成する方法を更に詳細に説明する。
電界効果トランジスタ構造とこの構造を集積回路内に構
成する方法を更に詳細に説明する。
第１図に示すこの発明によるト）ンジスタ構造の製作工
程は、ソース・ドレン領域のシリサイド接続端のための
金属析出過程までは自己整合シリサイド過程と同じであ
る。ここではゲート電極３がその上に設けられた酸化１
！５，５ａによりシリサイド過程から除外され、ソース
・ドレン・イオン注入はまだ実施されていない。続いて
基板の露出エツチングされているソース・ドレン領域６
に無ドープのエピタキシャル・シリコン［４が選択析出
し、側面酸化膜５ａを備えるゲート電極３とフィールド
酸化膜２の間の空間を埋める。ソース・ドレン領域の充
填材４は選択エピタキシィのため著しく均質で単結晶で
ある。選択エピタキシィの結果として生ずるソース又は
ドレン領域の縁端のくちばし形突起は、この場合能動ト
ランジスタ領域に接触していないから大きな障害とはな
らない、その上接触形成に際して問題になるのは主とし
て表面の純度である。エピタキシィ層４の析出後ソース
・ドレン領域に対するドーパントが単結晶シリコン領域
４に注入され、基板１とのｐｎ接合が最初のモノ・シリ
コン１の境界面直下に形成される深さまで拡散する。７
はシリサイド接続端、８は中間酸化膜、９はホウ素・リ
ン・ケイ酸ガラス層、１０はＡｊ！−５ｉ−Ｔｉ合金の
外部ｉ 体ｍ、１１はゲート酸化膜である。
程は、ソース・ドレン領域のシリサイド接続端のための
金属析出過程までは自己整合シリサイド過程と同じであ
る。ここではゲート電極３がその上に設けられた酸化１
！５，５ａによりシリサイド過程から除外され、ソース
・ドレン・イオン注入はまだ実施されていない。続いて
基板の露出エツチングされているソース・ドレン領域６
に無ドープのエピタキシャル・シリコン［４が選択析出
し、側面酸化膜５ａを備えるゲート電極３とフィールド
酸化膜２の間の空間を埋める。ソース・ドレン領域の充
填材４は選択エピタキシィのため著しく均質で単結晶で
ある。選択エピタキシィの結果として生ずるソース又は
ドレン領域の縁端のくちばし形突起は、この場合能動ト
ランジスタ領域に接触していないから大きな障害とはな
らない、その上接触形成に際して問題になるのは主とし
て表面の純度である。エピタキシィ層４の析出後ソース
・ドレン領域に対するドーパントが単結晶シリコン領域
４に注入され、基板１とのｐｎ接合が最初のモノ・シリ
コン１の境界面直下に形成される深さまで拡散する。７
はシリサイド接続端、８は中間酸化膜、９はホウ素・リ
ン・ケイ酸ガラス層、１０はＡｊ！−５ｉ−Ｔｉ合金の
外部ｉ 体ｍ、１１はゲート酸化膜である。
第２図はソース領域又はドレン領域がｎ３型のときのド
ーパント濃度分布の実測値を示す、縦軸は単位体積当り
のドーパント数、横軸は進入深さである０通常の拡散率
・時間積（Ｄ−ｔ）では極めて偏平なソース・ドレン領
域は比較的低いドーピング濃度をもって形成されるが、
これは良好な短チヤネル特性にとって重要である。第２
図の曲線■と■は二重イオン注入後のリン・ドーピング
分布を示し、曲線■は高温処理後のリン・ドーピング分
布、曲線■は基板のホウ素ドーピング分布を示す。
ーパント濃度分布の実測値を示す、縦軸は単位体積当り
のドーパント数、横軸は進入深さである０通常の拡散率
・時間積（Ｄ−ｔ）では極めて偏平なソース・ドレン領
域は比較的低いドーピング濃度をもって形成されるが、
これは良好な短チヤネル特性にとって重要である。第２
図の曲線■と■は二重イオン注入後のリン・ドーピング
分布を示し、曲線■は高温処理後のリン・ドーピング分
布、曲線■は基板のホウ素ドーピング分布を示す。
接触抵抗の薄膜抵抗にとって重要な高濃度ドープ領域は
選択エピタキシャル成長層４の上部部分にあり、従って
チャネル近くのクリティカル領域の外に置かれる。この
過程はシリサイド化技術（金属層を設けこれをシリサイ
ドにする）を加えて完全なものとすることができるが、
その際偏平拡散領域によりシリコンが消費される危険は
選択エピタキシィ層が短チヤネル特性を悪化させること
なく拡散区域を上方に延長させるから避けられる。
選択エピタキシャル成長層４の上部部分にあり、従って
チャネル近くのクリティカル領域の外に置かれる。この
過程はシリサイド化技術（金属層を設けこれをシリサイ
ドにする）を加えて完全なものとすることができるが、
その際偏平拡散領域によりシリコンが消費される危険は
選択エピタキシィ層が短チヤネル特性を悪化させること
なく拡散区域を上方に延長させるから避けられる。
更に層の単結晶性に暴きシリサイド化に際して簡単な反
応が起り、ポリシリコンの場合のように粒界反応が起る
ことはない。
応が起り、ポリシリコンの場合のように粒界反応が起る
ことはない。
イオン注入とＤ−を処理を合せたものの到達距離は次の
２つの境界条件を満たさなければならない。
２つの境界条件を満たさなければならない。
（１）注入イオンエネルギーは特殊なマスキングを必要
とする程高くなることは許されない。
とする程高くなることは許されない。
（２） チャネル接続用のＤ−を積は既存のドーパン
ト分布を変える程大きくあってはならない。従って析出
後イオン注入によってドープされたエピタキシィ層を備
えるＭＯＳ電界効果トランジスタ構造では、エピタキシ
ィ層の厚さが最大４００ｎｍに限定される。
ト分布を変える程大きくあってはならない。従って析出
後イオン注入によってドープされたエピタキシィ層を備
えるＭＯＳ電界効果トランジスタ構造では、エピタキシ
ィ層の厚さが最大４００ｎｍに限定される。
上記の方法の変形としてドープされたエピタキシィ層に
トランジスタ構造を作ることも可能である。この場合ｎ
゛型シリコンエピタキシィとｐ。
トランジスタ構造を作ることも可能である。この場合ｎ
゛型シリコンエピタキシィとｐ。
型シリコンエピタキシィが別々にｎチャネル区域とＰチ
ャネル区域に実施される。これによってソース・ドレン
領域の均等ドーピングと基板に対して階段状に変化する
ドーピングが達成される。ソース・ドレン領域からの拡
散のための温度処理は最低に抑えられ、チャネル領域へ
の接続形成が容易になる。ソース・ドレン・イオン注入
はこの場合直列抵抗の低減だけに利用される。イオン注
入の到達距離はもはや決定的なものではないから、エピ
タキシィ層の厚さに対する制限は除かれる。
ャネル区域に実施される。これによってソース・ドレン
領域の均等ドーピングと基板に対して階段状に変化する
ドーピングが達成される。ソース・ドレン領域からの拡
散のための温度処理は最低に抑えられ、チャネル領域へ
の接続形成が容易になる。ソース・ドレン・イオン注入
はこの場合直列抵抗の低減だけに利用される。イオン注
入の到達距離はもはや決定的なものではないから、エピ
タキシィ層の厚さに対する制限は除かれる。
これによってフィールド酸化膜の厚さと予備プレーナ化
に関して付加的な自由度が与えられる。この構造とそれ
を製作する方法は最初に述べたものに比べてフレキシビ
リティが高いが、ｎ”型と２０型のエピタキシィに際し
てＳｉ０ｇマスク技術が要求される（後述の第８図乃至
第１２図参照）。
に関して付加的な自由度が与えられる。この構造とそれ
を製作する方法は最初に述べたものに比べてフレキシビ
リティが高いが、ｎ”型と２０型のエピタキシィに際し
てＳｉ０ｇマスク技術が要求される（後述の第８図乃至
第１２図参照）。
２つの実施例ＡとＢによってトランジスタ構造の製作過
程を更に詳細に説明する。これらの実施例の過程は例え
ば欧州特許出願第０１３５１６３号および第０１５９６
１７号明細書に記載されている従来技術によるものであ
る。この発明によるソース・ドレン製作過程は種々のゲ
ート材料と種々のゲート型（シリサイド、ｎ°型又はｐ
゛型ポリシリコン−金属シリサイド、又はポリシリコン
・ゲート）と台詞可能である０図を見易くするため第３
図乃至第１２図には斜線が除かれている。
程を更に詳細に説明する。これらの実施例の過程は例え
ば欧州特許出願第０１３５１６３号および第０１５９６
１７号明細書に記載されている従来技術によるものであ
る。この発明によるソース・ドレン製作過程は種々のゲ
ート材料と種々のゲート型（シリサイド、ｎ°型又はｐ
゛型ポリシリコン−金属シリサイド、又はポリシリコン
・ゲート）と台詞可能である０図を見易くするため第３
図乃至第１２図には斜線が除かれている。
Ａｗ！ドープ・エピタキシィ
第３図の構造は、例えばｐ型にドープされた基板ｌとｎ
型皿状領域３１のフィールド酸化ＩＩ＊領域２によって
限定された能動トランジスタ領域にゲート電極３、１３
の構造化を実施し、保護酸化膜５．１５と側面酸化膜５
ａ、１５ａを設けることによって得られる。工１と２１
はゲート酸化膜である。これに続いて再酸化処理が行わ
れる。
型皿状領域３１のフィールド酸化ＩＩ＊領域２によって
限定された能動トランジスタ領域にゲート電極３、１３
の構造化を実施し、保護酸化膜５．１５と側面酸化膜５
ａ、１５ａを設けることによって得られる。工１と２１
はゲート酸化膜である。これに続いて再酸化処理が行わ
れる。
第４図はソース・ドレン領域が後続するエビクキシイの
ために異方性エツチング、例えば酸素を含むフレオン（
ＣＦ４ ）雰囲気中のプラズマ・エツチングによって露
出エツチングされた後の構成を示す。
ために異方性エツチング、例えば酸素を含むフレオン（
ＣＦ４ ）雰囲気中のプラズマ・エツチングによって露
出エツチングされた後の構成を示す。
第５図に示すように短時間のエピタキシィ前処理（例え
ば有ａ溶剤による清浄化と脱イオン水中の洗浄）を行っ
た後無ドープの単結晶シリコン層を３００乃至４００＋
ｖ範囲の厚さにエピタキシャル成長させると、領域４．
１４，２４．３４が形成される。酸化膜５． ５ ａ、
１５＊ １５ ａで覆われたゲート３．１３はシ
リコンを。含まない、フィールド酸化膜領域２も同じで
ある。続いてゲート１３が設けられているＰチャネル領
域がフォトレジストマスク１２で覆われ、ｎ２型ソース
・ドレン領域形成用の二重イオン注入（矢印１７で示す
）が実施される。この場合最初にリンイオンが面密度８
×１０ ”ＣＩ−”、イオンエネルギー７ＱｋｅＶで、
次にエネルギー１６０ｋｅＶで、層４，１４に注入され
る。フォトレジストマスク１２の除去後ゲート３が設け
られているｎチャネル領域が別のフォトレジストマスク
で覆われ、ソース・ドレン領域の予備無定形化処理の後
二重シリコンイオン注入（ＳＬ”面密度２ Ｘ １０
Ｉ′ｃｒａ−一エネルギー１００ ｋｅＶと１５０ｋｅ
Ｖ）によってソース・ドレン・イオン注入が行われる。
ば有ａ溶剤による清浄化と脱イオン水中の洗浄）を行っ
た後無ドープの単結晶シリコン層を３００乃至４００＋
ｖ範囲の厚さにエピタキシャル成長させると、領域４．
１４，２４．３４が形成される。酸化膜５． ５ ａ、
１５＊ １５ ａで覆われたゲート３．１３はシ
リコンを。含まない、フィールド酸化膜領域２も同じで
ある。続いてゲート１３が設けられているＰチャネル領
域がフォトレジストマスク１２で覆われ、ｎ２型ソース
・ドレン領域形成用の二重イオン注入（矢印１７で示す
）が実施される。この場合最初にリンイオンが面密度８
×１０ ”ＣＩ−”、イオンエネルギー７ＱｋｅＶで、
次にエネルギー１６０ｋｅＶで、層４，１４に注入され
る。フォトレジストマスク１２の除去後ゲート３が設け
られているｎチャネル領域が別のフォトレジストマスク
で覆われ、ソース・ドレン領域の予備無定形化処理の後
二重シリコンイオン注入（ＳＬ”面密度２ Ｘ １０
Ｉ′ｃｒａ−一エネルギー１００ ｋｅＶと１５０ｋｅ
Ｖ）によってソース・ドレン・イオン注入が行われる。
その際最初にホウ素イオンが面密度５ Ｘ １０１Ｓａ
ｉ−”、エネルギー２５ｋｅＶで、次いでエネルギー７
０ｋｅＶで７１２４と３４に注入される。これらの過程
の詳細は図に示されていない。
ｉ−”、エネルギー２５ｋｅＶで、次いでエネルギー７
０ｋｅＶで７１２４と３４に注入される。これらの過程
の詳細は図に示されていない。
第６図は最後に設けられたフォトレジストマスクが除去
されソース・ドレン領域（４，１４，２４，３４）の表
面のシリサイド化が終った後の構造を示す。シリサイド
化に際しては例えばタンタル又はチタンから成る金属層
又はそれに対応する金属シリサイドが選択的に露出シリ
コン表面に沈着する。続く高温処理によりシリサイド層
７．１７．２７．３７が形成され、又ソース・ドレン領
域４，１４，２４．３４からの同時拡散によりソース・
ドレン領域６．１６，２６．３６が形成される。高温処
理では温度が９００ ’Ｃに設定され、処理時間は約３
０分である。
されソース・ドレン領域（４，１４，２４，３４）の表
面のシリサイド化が終った後の構造を示す。シリサイド
化に際しては例えばタンタル又はチタンから成る金属層
又はそれに対応する金属シリサイドが選択的に露出シリ
コン表面に沈着する。続く高温処理によりシリサイド層
７．１７．２７．３７が形成され、又ソース・ドレン領
域４，１４，２４．３４からの同時拡散によりソース・
ドレン領域６．１６，２６．３６が形成される。高温処
理では温度が９００ ’Ｃに設定され、処理時間は約３
０分である。
第７図は完成したＣＭＯＳデバイスを示す。ここではテ
トラエチルオルトケイ酸塩（ＴＥ０１）の分解によって
１１００ｎの厚さに析出した５１０２層８と厚さ８００
ｎｍのホウ素・リン・ケイ酸ガラス層９から成る中間酸
化膜が設けられ、９００ ”Ｃ４０分の流散処理を受け
る。この中間酸化膜にはフォトエツチングによって接触
孔が作られ、アルミニウム・シリコン・チタンの外部接
続導体路（第１図の１０）が接続される。これらの工程
段階は大部分公知のものであり、上記の欧州特許出願明
細書に記載されている。
トラエチルオルトケイ酸塩（ＴＥ０１）の分解によって
１１００ｎの厚さに析出した５１０２層８と厚さ８００
ｎｍのホウ素・リン・ケイ酸ガラス層９から成る中間酸
化膜が設けられ、９００ ”Ｃ４０分の流散処理を受け
る。この中間酸化膜にはフォトエツチングによって接触
孔が作られ、アルミニウム・シリコン・チタンの外部接
続導体路（第１図の１０）が接続される。これらの工程
段階は大部分公知のものであり、上記の欧州特許出願明
細書に記載されている。
Ｂ ドープ れたエピタキシャル を
この実施例ではｎ＋型エピタキシィ層とＰ・エピタキシ
ィ層が別々に形成されるが、実施例Ａに比べてエピタキ
シィ層を厚くし、温度負荷を低減させることが可能であ
る。
ィ層が別々に形成されるが、実施例Ａに比べてエピタキ
シィ層を厚くし、温度負荷を低減させることが可能であ
る。
第８図では第３図の構造が出発点となる。再酸化過程に
代ってテトロエチルオルトケイ酸塩の熱分解により５ｉ
（ｈｌｌ １８が１５０ｎｍの厚さに析出する。
代ってテトロエチルオルトケイ酸塩の熱分解により５ｉ
（ｈｌｌ １８が１５０ｎｍの厚さに析出する。
第９図ではＰチャネル区域のマスキングのためフォトレ
ジストマスク１９がとりつけられ、異方性エツチングに
よりｎチャネル区域のソース・ドレン領域が露出する。
ジストマスク１９がとりつけられ、異方性エツチングに
よりｎチャネル区域のソース・ドレン領域が露出する。
その際ゲート電極３に側面酸化膜５ａ（スペーサ）が形
成される。
成される。
第１・０図ではフォトレジストマスク１９を除去し、エ
ピタキシィ前処理を行った後選択エピタキシィによりｎ
９型シリコン層を３００乃至５００ｎ’ｓの厚さに成長
させる。リンを密度ｌＯ１′ｃ１１−３にドープされた
ソース・ドレン領域４，１４が形成される。
ピタキシィ前処理を行った後選択エピタキシィによりｎ
９型シリコン層を３００乃至５００ｎ’ｓの厚さに成長
させる。リンを密度ｌＯ１′ｃ１１−３にドープされた
ソース・ドレン領域４，１４が形成される。
第１１図では酸化膜２０を厚さ２５ｔｖに酸化形成した
後ｎチャネル領域をマスクするフォト技術を実施し、ｐ
チャネル領域のソース・ドレン領域の露出エツチングを
実施し、側面酸化膜１５ａを形成させる。フォトレジス
トマスクを除去しエピタキシィ前処理を行った後、ホウ
素をドーパントとして選択的な２９層エピタキシィを同
じり３００乃至５００ｎｍの厚さになるまで実施する。
後ｎチャネル領域をマスクするフォト技術を実施し、ｐ
チャネル領域のソース・ドレン領域の露出エツチングを
実施し、側面酸化膜１５ａを形成させる。フォトレジス
トマスクを除去しエピタキシィ前処理を行った後、ホウ
素をドーパントとして選択的な２９層エピタキシィを同
じり３００乃至５００ｎｍの厚さになるまで実施する。
これらの段階の詳細は図面に示されていないが、第９図
と第１０図について説明した過程と同様である。
と第１０図について説明した過程と同様である。
ｎチャネル領域上の２５ｎｎｄ！Ｊさの酸化１２２０は
除去され、ソース・ドレン領域４，１４，２４．３４の
シリサイド化が実施される。これによって金属シリサイ
ド［７，１７，２７，３７が形成される。
除去され、ソース・ドレン領域４，１４，２４．３４の
シリサイド化が実施される。これによって金属シリサイ
ド［７，１７，２７，３７が形成される。
第１２図ではデバイスの完成までの工程は第７図につい
て述べたのと同様に経過する。９００℃、４０分の流散
過程によりドーパント（リン・ホウ素）が領域４，１４
，２４．３４から基板ｌ内に拡散し、ソース・ドレン領
域６，１６．．２６．３６）が形成される。
て述べたのと同様に経過する。９００℃、４０分の流散
過程によりドーパント（リン・ホウ素）が領域４，１４
，２４．３４から基板ｌ内に拡散し、ソース・ドレン領
域６，１６．．２６．３６）が形成される。
第１図はＭＯＳＦＥＴ構造の半分を示し、第２図はエピ
タキシィ層と基板内のドーパントの分布を示す。第３図
乃至第７図はエピタキシィ層のドーピングが析出後にイ
オン注入によって行われるＣＭＯＳ回路製造の実施例の
重要な工程段階においてのデバイスの断面を示し、第８
図乃至第１２図はそれぞれのチャネル型のドーピングが
既にエピタキシャル析出と同時に行われるＣＭＯＳ回路
製作の実施例の重要な工程段階においてのデバイスの断
面を示す。 第１図において、１・・・基板、２・・・フィールド酸
化膜領域、３・・・ゲート電極、４・・・ドープされた
単結晶シリコン領域、５と５ａ・・・酸化膜、６・・・
ソース・ドレン領域、７・・・ドレン接続端、８・・・
中間酸化膜、９・・・ホウ素・リン・ガラス層、１０・
・・外部接続導体路。
タキシィ層と基板内のドーパントの分布を示す。第３図
乃至第７図はエピタキシィ層のドーピングが析出後にイ
オン注入によって行われるＣＭＯＳ回路製造の実施例の
重要な工程段階においてのデバイスの断面を示し、第８
図乃至第１２図はそれぞれのチャネル型のドーピングが
既にエピタキシャル析出と同時に行われるＣＭＯＳ回路
製作の実施例の重要な工程段階においてのデバイスの断
面を示す。 第１図において、１・・・基板、２・・・フィールド酸
化膜領域、３・・・ゲート電極、４・・・ドープされた
単結晶シリコン領域、５と５ａ・・・酸化膜、６・・・
ソース・ドレン領域、７・・・ドレン接続端、８・・・
中間酸化膜、９・・・ホウ素・リン・ガラス層、１０・
・・外部接続導体路。
Claims (1)
- 【特許請求の範囲】 １）シリコン基板（１）内に極めて偏平なソース・ドレ
ン領域（６）とシリサイドのソース・ドレン接続端（７
）と絶縁分離層（１１）によって基板（１）から分離さ
れてソース・ドレン領域（６）間のチャネル領域上に設
けられた側面酸化膜（５ａ）を持つゲート電極（３）を
備え、集積回路のフィールド酸化膜領域（２）の間に設
けられるＭＯＳ電界効果トランジスタ構造において、ゲ
ート電極（３）とフィールド酸化膜領域（２）の間に選
択エピタキシイによって作られドープされた単結晶シリ
コン層（４）が設けられ、この層が基板（１）内にソー
ス・ドレン領域（６）を作る際の拡散源となり、又その
上に設けられたシリサイドから成るソース・ドレン接続
端（７）に対する接続領域を形成することを特徴とする
ＭＯＳ電界効果トランジスタ構造。 ２）能動トランジスタ領域を分離するフィールド酸化膜
領域（２）、基板（１）内の極めて偏平なソース・ドレ
ン領域（６、１６、２６、３６）、シリサイドのソース
・ドレン接続端（７、１７、２７、３７）およびｐチャ
ネル型又はｎチャネル型のトランジスタのソース・ドレ
ン領域（６、１６、２６、３６）間のチャネルの上に基
板（１）から絶縁されて設けられた側面酸化膜（５ａ、
１５ａ）を持つゲート電極（３、１３）を備えるＣＭＯ
Ｓトランジスタを含む高密度集積回路において、それぞ
れの型のトランジスタのゲート電極（３、１３）とこれ
らのトランジスタの境界を形成するフィールド酸化膜領
域（２）の間に選択エピタキシイによって作られドープ
された単結晶シリコン層（４、１４、２４、３４）が設
けられ、この層がシリコン基板（１）内にソース領域又
はドレン領域（６、１６、２６、３６）を作る際の拡散
源となり、又ソース領域あるいはドレン領域に対するシ
リサイドから成る接続端（７、１７、２７、３７）との
結合体となることを特徴とするＣＭＯＳトランジスタを
含む高密度集積回路。 ３）選択エピタキシイによって形成された単結晶シリコ
ン層（４、１４、２４、３４）の最大厚さが４００ｎｍ
であり、そのドーピングは基板（１）のドーピングプロ
フィルが変化しないように選定されていることを特徴と
する特許請求の範囲第２項記載の集積回路。４）選択エ
ピタキシィによって形成された単結晶シリコン層（４、
１４、２４、３４）が３００ｎｍから５００ｎｍの間の
厚さであり、そのドーピングは層の上部領域で均等に分
布し基板（１）に向って階段状の変化を示すことを特徴
とする特許請求の範囲第２項記載の集積回路。 ５）次の工程段： （ａ）それぞれのトランジスタ型に対するｐ型又はｎ型
の皿状領域を備えるシリコン基板（１）上にＬＯＣＯＳ
法によりフィールド酸化膜領域（２）を作る； （ｂ）ゲート酸化処理（１１、２１）を実施する； （ｃ）ＳｉＯ＿２層（５、１５）を備えるゲート電極（
３、１３）のための層形成とその構造化 を実施し、酸化によってゲート電極（３、１３）に側面
酸化膜（５ａ、１５ａ）を作る；（ｄ）基板（１）の所
定領域にソース・ドレン領域（６、１６、２６、３６）
に対する異方性露出エッチングを実施する； （ｅ）露出エッチングされた基板表面に無ドープの単結
晶シリコン層（４、１４、２４、３４）を３００ｎｍか
ら４００ｎｍの間の厚さに選択エピタキシャル成長させ
る； （ｆ）第２導電型のソース・ドレン領域（２６、３６）
を含むトランジスタ領域を予めフォトレジストマスク（
１、２）で覆った後ソース・ドレン領域（６、１６）形
成のための第１導電型イオン注入（１７）を無ドープ・
エピタキシャル・シリコン層（４、１４）に対して実施
する； （ｇ）フォトレジストマスク（１２）を除去する； （ｈ）第１導電型のソース・ドレン領域（６、１６）を
含むトランジスタ領域を予めフォトレジストマスクで覆
った後第２導電型のソース・ドレン領域（２６、３６）
形成のための第２導電型イオン注入を無ドープ・エピタ
キシャル・シリコン層（２４、３４）に対して実施する
； （ｉ）フォトレジストマスクを除去する； （ｊ）エピタキシャル・シリコン層（４、１４、２４、
３４）のソース・ドレン領域表面（７、１７、２７、３
７）をシリサイド化する； （ｋ）両種のトランジスタのソース・ドレン領域（６、
１６、２６、３６）に対する共通拡散のための高温処理
を実施する； （ｌ）中間絶縁分離層（８、９）の形成、ソース・ドレ
ン接続端（７、１７、２７、３７）とゲート電極（３、
１３）に対する接触孔の開放および金属化処理（１０）
を公知の方法で実施する； によることを特徴とするＣＭＯＳトランジスタを含む高
密度集積回路の製造方法。 ６）工程段（ｇ）と（ｈ）の間でソース・ドレン領域（
２６、３６）の予備無定形化処理をシリコンイオンの注
入によって実施することを特徴とする特許請求の範囲第
５項記載の方法。 ７）不純物の注入毎に二重イオン注入を実施し、その際
最初に低いエネルギーの注入を行うことを特徴とする特
許請求の範囲第５項又は第６項記載の方法。 ８）第１導電型のドーパントとしてリンを、第２導電型
のドーパントとしてホウ素を使用することを特徴とする
特許請求の範囲第５項乃至第７項の１つに記載の方法。 ９）ドーパントの共通拡散のための高温処理を９００℃
において少くとも３０分間行うことを特徴とする特許請
求の範囲第５項乃至第８項の１つに記載の方法。 １０）ソース・ドレン接続端（４、１４、２４、３４）
のシリサイド化を高融点金属特にタンタル又はチタンの
析出又は陰極スパッタリングと続く焼もどし処理によっ
て行うことを特徴とする特許請求の範囲第５項乃至第９
項の１つに記載の方法。 １１）エピタキシャル・シリコン層析出を気相からハロ
ゲンシランの低圧熱分解によって行うことを特徴とする
特許請求の範囲第５項乃至第１０項の１つに記載の方法
。 １２）異方性エッチングが酸素とフッ素を含む雰囲気中
のプラズマエッチングによって行われることを特徴とす
る特許請求の範囲第５項乃至第１１項の１つに記載の方
法。 １３）絶縁分離層（８、９）又はマスク酸化膜（５、５
ａ、１５、１５ａ、２０）に対してテトラエチルオルト
ケイ酸塩の分解によって作られたＳｉＯ＿２層が使用さ
れることを特徴とする特許請求の範囲第５項乃至第１２
項の１つに記載の方法。 １４）次の工程段： （ａ）それぞれのトランジスタ型に対するｐ型又はｎ型
の皿状領域を備えるシリコン基板（１）上にＬＯＣＯＳ
法によりフィールド酸化膜領域（２）を作る； （ｂ）ゲート酸化処理（１１、２１）を実施する； （ｃ）ＳｉＯ＿２層（５、１５）を備えるゲート電極（
３、１３）のための層形成とその構造化を実施する； （ｄ）ＳｉＯ＿２層（１８）を析出させ、第２導電型の
ソース・ドレン領域（２６、３６）を含むトランジスタ
領域のＳｉＯ＿２層マスキングのためのフォトレジスト
技術（１９）を実施する； （ｅ）第１導電型のソース・ドレン領域（６、１６）に
予定されている基板表面に異方性露出エッチングを実施
する； （ｆ）ゲート側面酸化膜（５ａ）を形成させる； （ｇ）フォトレジストマスク（１９）を除去する； （ｈ）第１導電型のドーパントを使用して露出エッチさ
れた基板表面に単結晶シリコン層（４、１４）を３００
乃至５００ｎｍの厚さに選択的エピタキシャル成長させ
る； （ｉ）保護酸化膜（２０）形成のための酸化処理を実施
する； （ｊ）第１導電型のトランジスタ領域（６、１６）の上
にフォトレジストマスクを設ける； （ｋ）第２導電型のソース・ドレン領域（２６、３６）
に予定されている基板表面に異方性露出エッチングを実
施する； （ｌ）ゲート側面酸化膜（１５ａ）を形成させる； （ｍ）フォトレジストマスクを除去する； （ｎ）第２導電型のドーパントを使用して露出エッチン
グされた基板表面上に単結晶シリコン層（２４、３４）
を３００乃至５００ｎｍの厚さに選択エピタキシャル析
出させる；（ｏ）第１導電型のトランジスタ領域上の保
護酸化膜（２０）を除去した後エピタキシャル・シリコ
ン層のソース・ドレン表面をシリサイド化する； （ｐ）両種のトランジスタ型のソース・ドレン領域の共
通拡散のため高温処理を実施する； （ｑ）中間絶縁分離層（８、９）の形成、ソース・ドレ
ン接続端（７、１７、２７、３７）とゲート電極（３、
１３）に対する接触孔の開放および金属化を公知の方法
で実施する； によることを特徴とするＣＭＯＳトランジスタを含む高
密度集積回路の製造方法。 １５）第１導電型のドーパントとしてリンを、第２導電
型のドーパントとしてホウ素を使用することを特徴とす
る特許請求の範囲第１４項記載の方法。 １６）ドーパントの共通拡散のための高温処理を９００
℃において少くとも３０分間行うことを特徴とする特許
請求の範囲第１４項又は第１５項記載の方法。 １７）ソース・ドレン接続端（４、１４、２４、３４）
のシリサイド化を高融点金属特にタンタル又はチタンの
析出又は陰極スパッタリングと続く焼もどし処理によっ
て行うことを特徴とする特許請求の範囲第１４項乃至第
１６項の１つに記載の方法。 １８）エピタキシャル・シリコン層析出を気相からハロ
ゲンシランの低圧熱分解によって行うことを特徴とする
特許請求の範囲第１４項乃至第１７項の１つに記載の方
法。 １９）異方性エッチングが酸素とフッ素を含む雰囲気中
のプラズマエッチングによって行われることを特徴とす
る特許請求の範囲第１４項乃至第１８項の１つに記載の
方法。 ２０）絶縁分離層（８、９）又はマスク酸化膜（５、５
ａ、１５、１５ａ、２０）に対してテトラエチルオルト
ケイ酸塩の分解によって作られたＳｉＯ＿２層が使用さ
れることを特徴とする特許請求の範囲第１４項乃至第１
９項の１つに記載の方法。
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