KR100497222B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자 및 그 제조 방법을 개시한다. 이에 의하면, 반도체 기판 상에 게이트 절연막이 형성되고, 상기 게이트 절연막 상에 사이드 게이트이 일정한 이격 거리를 두고 형성되고, 상기 사이드 게이트의 대향하는 내측면에 절연성 재질의 스페이서가 각각 형성된다. 상기 스페이서 사이의 게이트 절연막과 상기 스페이서 및 상기 사이드 게이트 상에 메인 게이트가 형성된다. 상기 사이드 게이트와 상기 메인 게이트 사이에 절연막이 개재하여 배치된다. 상기 스페이서 사이의 반도체 기판에 상기 메인 게이트의 문턱전압 조절을 위한 이온주입층이 자기정합적으로 형성된다.
따라서, 본 발명은 메인 게이트의 하측부를 현재의 사진식각공정의 한계 사이즈보다 작게 축소시킬 수 있으므로 반도체 소자의 사이즈를 축소시킬 수 있고 나아가 반도체 소자의 집적도를 향상시킬 수 있다. 또한, 본 발명은 메인 게이트 아래에만 문턱전압 조절을 위한 이온주입층을 형성하므로 상기 메인 게이트의 문턱전압을 용이하게 조절할 수 있고, 상기 사이드 게이트의 문턱전압을 낮출 수 있다.

Description

반도체 소자 및 그 제조 방법{Semiconductor Device And Method For Manufacturing The Same}
본 발명은 메인 게이트(Main Gate)와 사이드 게이트(Side Gate)를 갖는 반도체 소자에 관한 것으로, 더욱 상세하게는 메인 게이트의 길이를 사진공정의 한계 사이즈보다 작게 축소시킬 수 있을 뿐만 아니라 게이트의 문턱전압을 용이하게 조절하도록 한 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 엠오에스 에프이티(MOSFET: Metal Oxide Semiconductor Field Effect Transistor)와 같은 반도체 소자의 고집적화와 고속화를 위해 반도체 소자의 채널 길이를 축소하여 왔다. 상기 채널 길이를 임의의 길이 이하로 짧게 축소시킨 채널을 숏 채널(short channel)이라고 부른다. 상기 숏 채널을 가진 반도체 소자에서는 기존의 반도체 소자에서 나타나지 않았던 여러 가지 문제가 발생한다.. 즉, 숏 채널을 가진 반도체 소자가 소스/드레인의 얕은 접합(shallow junction)을 갖게 되면, 게이트 문턱전압(Threshold Voltage: VT)이 저하되고 핫 캐리어 주입(Hot Carrier Injection)이 발생한다. 이러한 문제를 극복하기 위해 사이드 게이트를 가진 새로운 구조의 반도체 소자가 도입되었다.
상기 사이드 게이트를 갖는 종래의 반도체 소자는 도 1에 도시된 바와 같은 구조를 갖는다. 즉, 도 1에서 P형 단결정 실리콘 기판과 같은 반도체 기판(10)의 활성 영역의 메인 게이트 형성 영역 상에 게이트 절연막(11)이 배치되고, 상기 게이트 절연막(11) 상에 메인 게이트(13)가 형성되고, 상기 반도체 기판(10)의 활성 영역의 나머지 부분과 상기 메인 게이트(13)의 표면 상에 절연막(15)이 형성되고, 상기 절연막(15)을 개재하며 상기 메인 게이트(13)의 좌, 우 양측벽에 사이드 게이트(17)가 각각 형성되고, 상기 메인 게이트(13)와 상기 사이드 게이트(17)를 함께 가운데 두며 상기 반도체 기판(10) 내에 고농도의 N형 소스/드레인 영역(S/D)이 형성된다.
이러한 종래의 반도체 소자에서는 상기 사이드 게이트(17)에 인가되는 바이어스가 상기 소스/드레인 영역(S/D) 사이의 채널 영역에 반전층(Inversion layer)(미도시)을 형성한다. 따라서, 상기 반전층이 상기 소스/드레인 영역(S/D)과 상기 메인 게이트(13) 아래의 채널 영역을 전기적으로 연결하는 역할을 담당한다. 상기 반전층은 상기 메인 게이트(13)에 대해 매우 얕은 접합 깊이를 갖는 소스/드레인 영역이 된다. 상기 사이드 게이트(17)에 인가되는 전압을 조절함으로써 상기 채널 영역 내의 전계, 전위 분포, 상기 반전층의 전하 농도 등을 변화시킬 수가 있다.
그러나, 종래에는 상기 메인 게이트(13)의 길이가 기존의 사진식각공정의 한계에 의해 더 이상 축소되기 어려우므로 반도체 소자의 사이즈를 더 이상 축소하는데 한계가 있다.
또한, 상기 메인 게이트(13)의 문턱전압 조절을 위해 상기 메인 게이트(13) 아래뿐만 아니라 상기 사이드 게이트(17) 아래의 반도체 기판(10)에도 이온주입층(19)이 형성되므로 상기 메인 게이트(13)의 문턱전압 조절이 어렵다. 더욱이, 상기 사이드 게이트(17)의 문턱전압이 높아지므로 사이드 게이트 바이어스의 낮은 값에서 반도체 소자의 구동이 어렵다. 그 결과, 반도체 소자의 누설전류가 증가한다. 또한, 상기 메인 게이트(13)의 문턱전압 조절을 위해 상기 메인 게이트(13) 아래의 반도체 기판(10)에만 이온주입을 한정할 경우, 별도의 사진공정이 추가로 필요하다. 이는 제조공정을 복잡하게 만들고 나아가 제조원가를 증가시킨다.
따라서, 본 발명의 목적은 기존의 사진식각공정을 이용하면서도 반도체 소자의 메인 게이트의 길이를 축소시킴으로써 반도체 소자의 사이즈를 최소화시키는데 있다.
본 발명의 다른 목적은 문턱전압 조절을 위한 이온주입층을 메인 게이트 아래의 반도체 기판에만 형성시킴으로써 메인 게이트의 문턱전압을 용이하게 조절하는데 있다.
본 발명의 또 다른 목적은 사이드 게이트 바이어스의 낮은 값에서도 반도체 소자를 구동하는데 있다.
본 발명의 또 다른 목적은 반도체 소자의 누설전류 증가를 억제하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자는
반도체 기판; 상기 반도체 기판의 활성 영역 상에 형성된 게이트 절연막;
상기 게이트 절연막 상에 소정의 이격 거리를 두고 이격하여 각각 배치된 사이드 게이트; 상기 사이드 게이트의 대향하는 내측면에 각각 형성된 절연성 재질의 스페이서; 상기 스페이서 사이의 게이트 절연막 상에 형성된 메인 게이트; 상기 사이드 게이트의 상부면과 상기 메인 게이트 사이에 개재된 절연막; 및 상기 메인 게이트와 상기 사이드 게이트를 사이에 두고 이격하며, 상기 반도체 기판에 형성된 소스/드레인을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 스페이서 사이의 반도체 기판에 이온주입되어, 상기 메인 게이트의 문턱전압을 조절하는 이온주입층이 포함될 수 있다.
바람직하게는, 상기 메인 게이트에 상기 사이드 게이트가 자기정합적으로 형성될 수 있다.
또한, 이와 같은 목적을 달성하기 위한 반도체 소자의 제조 방법은
반도체 기판의 활성 영역 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 소정 영역을 사이에 두고 이격하는 제 1 도전층의 패턴을 형성시키는 단계; 상기 제 1 도전층의 대향하는 측면에 절연성 재질의 스페이서를 각각 형성시키는 단계; 상기 제 1 도전층의 패턴 상에 절연막을 형성시키는 단계; 상기 스페이서 사이의 게이트 절연막과, 상기 스페이서 및 상기 절연막 상에 제 2 도전층을 형성시키는 단계; 상기 제 2 도전층을 메인 게이트의 패턴으로 형성시키고 상기 제 1 도전층의 패턴을 사이드 게이트의 패턴으로 형성시키는 단계; 및 상기 메인 게이트의 패턴과 상기 사이드 게이트의 패턴을 사이에 두고 이격하며 상기 반도체 기판에 소스/드레인을 형성시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 절연막을 형성시키는 단계와 상기 제 2 도전층을 형성시키는 단계 사이에 상기 메인 게이트의 문턱전압의 조절을 위하여 상기 스페이서 사이의 반도체 기판에 이온주입층을 형성시키는 단계를 포함할 수 있다.
바람직하게는, 상기 메인 게이트의 패턴에 상기 사이드 게이트의 패턴을 자기정합적으로 형성시킬 수 있다.
바람직하게는, 상기 절연막을 열산화공정에 의해 형성할 수 있다.
또한, 본 발명에 의한 반도체 소자의 제조 방법은
반도체 기판의 활성 영역 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 제 1 도전층을 증착한 후 상기 제 1 도전층 상에 절연막을 증착시키는 단계; 상기 게이트 절연막 상에 소정 영역을 사이에 두고 이격하는, 상기 제 1 도전층과 상기 절연막의 패턴을 형성시키는 단계; 상기 제 1 도전층의 패턴의 대향하는 측면에 절연성 재질의 스페이서를 각각 형성시키는 단계; 상기 스페이서 사이의 게이트 절연막과, 상기 스페이서 및 상기 절연막의 패턴 상에 제 2 도전층을 형성시키는 단계; 상기 제 2 도전층을 메인 게이트의 패턴으로 형성시키고 상기 제 1 도전층의 패턴을 사이드 게이트의 패턴으로 형성시키는 단계; 및 상기 메인 게이트의 패턴과 상기 사이드 게이트의 패턴을 사이에 두고 이격하며 상기 반도체 기판에 소스/드레인을 형성시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 도전층과 상기 절연막의 패턴을 형성시키는 단계와 상기 제 2 도전층을 형성시키는 단계 사이에 상기 메인 게이트의 문턱전압의 조절을 위하여 상기 스페이서 사이의 반도체 기판에 이온주입층을 형성시키는 단계를 포함할 수 있다.
바람직하게는, 상기 메인 게이트의 패턴에 상기 사이드 게이트의 패턴을 자기정합적으로 형성시킬 수 있다.
바람직하게는, 상기 절연막을 열산화공정과 화학기상증착공정중 어느 하나에 의해 형성시킬 수 있다.
이하, 본 발명에 의한 반도체 소자 및 그 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명에 의한 반도체 소자를 나타낸 단면 구조도이다. 도 2를 참조하면, 본 발명의 반도체 소자에서는 반도체 기판(20)의 활성 영역의 전역 상에 게이트 절연막(30)이 형성되고, 상기 게이트 절연막(30)의 사이드 게이트 형성 영역 상에 사이드 게이트(40)가 서로 일정한 간격을 두고 이격하여 형성되고, 상기 사이드 게이트(40)의 대향하는 내측벽에 스페이서(50)가 각각 형성된다. 상기 사이드 게이트(40)와 메인 게이트(70) 사이의 전기적인 절연을 위해 상기 사이드 게이트(40) 상에 절연막(60)이 형성된다. 상기 메인 게이트(80)는 상기 스페이서(50) 사이의 게이트 절연막(30)과, 상기 스페이서(50) 및 상기 절연막(60) 상에 형성된다. 상기 메인 게이트(80)와 상기 사이드 게이트(40)를 사이에 두며 상기 반도체 기판(20)의 활성 영역 내에 소스/드레인(S/D)이 형성된다. 또한, 상기 스페이서(50) 사이의 반도체 기판(20) 내에 문턱전압의 조절을 위한 이온주입영역(70)이 형성된다.
여기서, 상기 반도체 기판(20)의 활성 영역이 상기 반도체 기판(20)의 필드 영역(미도시)의 절연막에 의해 전기적으로 절연된다. 상기 게이트 절연막(30)은 산화막, 질화막 또는 산화질화막의 단일층으로 구성하거나 이들 막을 적절하게 조합하여 적층한 복수층으로 구성하여도 좋다. 상기 사이드 게이트(40)는 도전층, 예를 들어 고농도의 다결정 실리콘층 또는 고농도의 다결정 실리콘층 및 그 위의 실리사이드층으로 구성되거나 고융점 금속층으로 구성될 수 있다. 상기 절연막(60)은 산화막, 질화막 또는 산화질화막의 단일층으로 구성하거나 이들 막을 적절하게 조합한 복수층으로 구성하여도 좋다. 상기 메인 게이트(80)는 도전층, 예를 들어 고농도의 다결정 실리콘층 또는 고농도의 다결정 실리콘층 및 그 위의 실리사이드층으로 구성되거나 고융점 금속층으로 구성될 수 있다.
이와 같이 구성된 본 발명의 반도체 소자에서는 상기 사이드 게이트(40) 사이의 이격 간격이 현재의 사진식각공정의 한계에 의해 형성될 수 있는 최소 사이즈로 형성된다. 또한 상기 스페이서(50)가 에치백(etchback) 공정에 의해 상기 사이드 게이트(40)의 내측벽에 각각 형성된다. 따라서, 상기 스페이서(50) 사이의 이격 간격이 현재의 사진식각공정의 한계 사이즈보다 작게 축소될 수 있다.
그 결과, 상기 게이트 절연막(30)에 접촉하는 메인 게이트(80)의 하측부(83)의 길이(L1)가 현재의 사진식각공정의 한계 사이즈(L2)보다 작게 축소될 수 있다. 그러므로, 상기 반도체 소자의 사이즈가 최소화될 수 있고 나아가 반도체 소자의 집적도가 향상될 수 있다.
또한, 사진공정을 추가로 이용하지 않고도 상기 메인 게이트(80)의 하측부(83) 아래의 반도체 기판(20) 내에만 문턱전압의 조절을 위한 불순물을 자기정합적으로 이온주입시킬 수가 있으므로 상기 메인 게이트(80)의 문턱전압을 용이하게 조절할 수 있다. 더욱이, 상기 사이드 게이트(40)의 문턱전압이 낮아지므로 사이드 게이트 바이어스의 낮은 값에서도 상기 반도체 소자의 동작이 가능해진다. 따라서, 상기 반도체 소자의 누설전류 증가가 억제될 수 있고 나아가 상기 반도체 소자의 신뢰성이 향상될 수 있다.
한편, 본 발명의 3개 게이트를 갖는 구조는 플래시(Flash) 메모리나 소노스(SONOS)와 같은 소자에도 사용할 수 있음은 자명한 사실이다. 이에 대한 설명은 본 발명의 요지에 관련성이 적으므로 설명의 편의상 생략하기로 한다.
도 3a 내지 도 3f는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다. 도 2의 부분과 동일한 작용과 동일한 구성을 갖는 부분에는 동일 부호를 부여한다.
도 3a를 참조하면, 먼저, 반도체 기판(20)의 필드 영역에 아이솔레이션 공정을 이용하여 절연막(미도시)을 형성함으로써 상기 반도체 기판(20)의 활성 영역을 정의한다. 여기서, 상기 반도체 기판(20)으로는 예를 들어 제 1 도전형 단결정 실리콘 기판을 사용할 수 있다. 상기 제 1 도전형은 P형이나 N형이 모두 가능하나 설명의 편의상 P형을 기준으로 설명하기로 한다. 상기 아이솔레이션 공정으로는 로코스(LOCOS: Local Oxidation Of Silicon) 공정, 에스티아이(STI: Shallow Trench Isolation) 공정 등과 공지된 공정을 사용할 수 있다.
그런 다음, 상기 반도체 기판(20)의 활성 영역 상에 게이트 절연막(30)을 원하는 두께로 형성시킨다. 이때, 상기 게이트 절연막(30)을 산화막, 산화질화막 또는 질화막의 단일층으로 구성하거나, 이들 막을 적절하게 조합하여 적층한 복수층으로 구성할 수 있다.
이후, 상기 게이트 절연막(30)을 포함한 상기 반도체 기판(20)의 전역 상에 도 3f의 사이드 게이트(40)를 위한 제 1 도전층(41)을 원하는 두께로 증착시킨다. 상기 제 1 도전층(41)으로는 예를 들어, 고농도의 다결정 실리콘층, 고농도의 다결정 실리콘층 및 그 위의 실리사이드층으로 구성되거나 고융점 금속층으로 구성될 수 있다.
도 3b를 참조하면, 도 3a의 제 1 도전층(41)이 증착된 상태에서 도 3e의 메인 게이트(80)와 접촉할 상기 게이트 절연막(30)의 일부 영역 상의 제 1 도전층(41)을 통상적인 사진식각공정에 의해 식각시킨다. 따라서, 상기 게이트 절연막(30)의 일부 영역이 노출되고, 상기 제 1 도전층(41)의 패턴이 서로 이격하여 형성된다. 이때, 상기 제 1 도전층(41)의 패턴을 현재의 사진식각공정에 의해 형성할 수 있는 한계 사이즈(L2)로 이격시켜 주는 것이 바람직하다.
도 3c를 참조하면, 상기 제 1 도전층(41)의 패턴이 서로 이격된 상태에서 상기 게이트 산화막(30)의 노출된 영역을 포함한 상기 제 1 도전층(41)의 패턴 상에 스페이서(50)를 위한 절연성 재질의 절연막을 증착시킨다. 이후, 상기 절연막을, 예를 들어 에치백공정에 의해 처리시킴으로써 상기 제 1 도전층(41)의 패턴의 내측벽에 이격 거리(L3)를 두고 상기 스페이서(50)를 각각 형성시킨다. 따라서, 상기 이격 거리(L3)는 기존의 사진식각장치를 그대로 이용하면서도 현재의 사진식각공정의 한계 사이즈(L2)보다 축소될 수 있다. 한편, 상기 이격 거리(L3)는 도 3f의 메인 게이트(80)의 하측부(81)의 길이(L1)로 결정되는 것이 바람직하다.
그리고 나서, 상기 도전층(43)의 상부면 상에 도 3f의 절연막(60)을 위한 절연막(61)을 형성시킨다. 여기서, 상기 절연막(61)으로는 예를 들어 열산화공정에 의해 성장된 양질의 산화막을 사용하는 것이 바람직하다.
도 3d를 참조하면, 상기 스페이서(50)가 형성된 상태에서 상기 스페이서(50)와 상기 절연막(61)을 마스크층으로 이용하여 상기 반도체 기판(20) 내에 문턱전압의 조절을 위한 이온주입층(70)을 형성시킨다. 이때, 상기 이온주입층(70)의 불순물로서 예를 들어 보론 등과 같은 P형 불순물을 사용하는 것이 바람직하다.
따라서, 본 발명은 상기 사이드 게이트(80) 아래의 반도체 기판(20) 내에 상기 이온주입층(70)을 전혀 형성시키지 않고 상기 스페이서(50) 사이의 반도체 기판(20) 내에만 상기 이온주입층(70)을 자기정합적으로 형성시킬 수 있다. 그 결과, 도 3f에 도시된 바와 같이, 메인 게이트(80)의 하측부(83) 아래의 반도체 기판(20)에만 상기 이온주입층(70)이 형성될 수 있으므로 상기 메인 게이트(80)의 문턱전압이 용이하게 조절될 수 있다. 또한, 상기 사이드 게이트(40)의 문턱전압이 낮아질 수 있으므로 상기 사이드 게이트(40)의 낮은 바이어스의 값에서도 반도체 소자의 동작이 가능해진다. 따라서, 상기 반도체 소자의 누설전류 증가가 억제될 수 있고 나아가 상기 반도체 소자의 신뢰성이 향상될 수 있다.
도 3e를 참조하면, 상기 이온주입층(70)이 형성된 상태에서 상기 게이트 절연막(30)의 노출 영역을 포함한 상기 스페이서(50) 및 상기 절연막(61) 상에 도 3 f의 메인 게이트(80)를 위한 제 2 도전층(81)을 원하는 두께로 증착시킨다. 상기 제 2 도전층(81)으로는 예를 들어, 고농도의 다결정 실리콘층, 고농도의 다결정 실리콘층 및 그 위의 실리사이드층으로 구성되거나 고융점 금속층으로 구성할 수 있다.
따라서, 상기 게이트 절연막(30)에 접촉하는 상기 제 2 도전층(81)의 하측부(83)의 길이(L1)가 도 3c에 도시된 바와 같은 상기 스페이서(50)의 이격 거리(L3)와 동일한 값으로 결정된다.
도 3f를 참조하면, 도 3e의 제 2 도전층(81)이 증착된 상태에서 통상적인 사진식각공정을 이용하여 상기 제 2 도전층(81)의 필요한 부분, 즉 메인 게이트(80)를 형성하기 위한 부분을 남기고 상기 제 2 도전층(81)의 불필요한 부분과 그 아래의 절연막(61) 및 상기 제 1 도전층(43)의 패턴을 제거시킨다. 따라서, 메인 게이트(80)와 사이드 게이트(40)가 자기정합하여 형성되므로 반도체 소자의 사이즈가 축소될 수 있다.
여기서, 상기 메인 게이트(80)의 상측부의 길이(L4)가 현재의 사진식각공정의 한계 사이즈(L2)보다 훨씬 크지만, 상기 메인 게이트(80)의 하측부(83)의 길이(L1)는 상기 한계 사이즈(L2)보다 작게 축소될 수 있다.
도 3g를 참조하면, 상기 메인 게이트(80)가 형성된 상태에서 소스/드레인(S/D)을 위한 영역의 반도체 기판(20) 내에 상기 소스/드레인(S/D)의 형성을 위한 제 2 도전형 불순물, 예를 들어 인(phosphorous) 등과 같은 N형 불순물을 이온주입시킨다. 그런 다음, 열처리공정을 이용하여 상기 불순물을 상기 반도체 기판(20)의 내부로 확산시킨다. 이에 따라, 상기 소스/드레인(S/D)이 상기 메인 게이트(80)와 상기 사이드 게이트(40)를 사이에 두고 이격하며 상기 반도체 기판(20) 내에 형성된다.
이후, 도면에 도시하지 않았으나 통상적인 공정을 추가로 진행함으로써 본 발명의 반도체 소자를 완성할 수 있다.
한편, 본 발명은 도 3a 내지 도 3c의 공정 대신에 도 4a 내지 도 4c의 공정을 진행한 후 도 3d 내지 도 3g의 공정을 동일하게 진행함으로써 본 발명의 반도체 소자를 제조하여도 좋다.
이를 좀 더 상세히 언급하면, 도 4a에 도시된 바와 같이, 먼저, 통상적인 아이솔레이션 공정을 이용하여 반도체 기판(20)의 필드 영역에 절연막을 형성시킴으로써 상기 반도체 기판(20)의 활성 영역을 정의한다. 그 다음, 상기 반도체 기판(20)의 활성 영역 상에 게이트 절연막(30)을 형성시키고, 상기 게이트 절연막(30)을 포함한 상기 반도체 기판(20)의 전역 상에 도 3f의 사이드 게이트(40)를 위한 제 1 도전층(41)을 증착시키고, 상기 제 1 도전층(41) 상에 절연막(61)을 증착시킨다. 여기서, 상기 절연막(61)은 열산화공정에 의한 열산화막이나, 화학기상증착공정에 의한 산화막, 산화질화막, 질화막의 단일층 또는 이들 막을 적절하게 조합하여 적층한 복수층으로 구성하는 하는 것이 가능하다. 도 4b에 도시된 바와 같이, 도 3e의 메인 게이트(80)와 접촉할 상기 게이트 절연막(30)의 일부 영역 상의 절연막(61)과 제 1 도전층(41)을 통상적인 사진식각공정에 의해 식각시킨다. 따라서, 상기 게이트 절연막(30)의 일부 영역이 노출되고, 상기 제 1 도전층(41)이 2개의 이격된 제 1 도전층(41)의 패턴으로 형성된다. 이때, 상기 제 1 도전층(41)의 패턴을 현재의 사진식각공정에 의해 형성할 수 있는 한계 사이즈(L2)로 이격시켜 주는 것이 바람직하다. 도 4c에 도시된 바와 같이, 상기 게이트 산화막(30)의 노출된 영역을 포함한 상기 제 1 도전층(41)의 패턴 상에 스페이서(50)를 위한 절연막을 증착시킨다. 이후, 상기 절연막을, 예를 들어 에치백공정에 의해 처리시킴으로써 상기 제 1 도전층(41)의 패턴의 내측벽에 이격 거리(L3)를 두고 상기 스페이서(50)를 각각 형성시킨다. 따라서, 상기 이격 거리(L3)는 기존의 사진식각장치를 그대로 이용하면서도 현재의 사진식각공정의 한계 사이즈(L2)보다 축소될 수 있다. 한편, 상기 이격 거리(L3)는 도 3f의 메인 게이트(80)의 하측부(81)의 길이(L1)로 결정되는 것이 바람직하다.
이후, 도 3d 내지 도 3g의 공정을 동일하게 진행함으로써 도 2에 도시된 바와 같은 반도체 소자를 완성할 수 있다. 설명의 편의상 이에 대한 설명은 설명의 중복을 피하기 위해 생략하기로 한다.
따라서, 본 발명은 기존의 사진식각장치를 그대로 이용하면서도 메인 게이트의 하측부를 현재의 사진식각공정의 한계 사이즈보다 작게 축소시킬 수 있으므로 반도체 소자의 사이즈를 축소시킬 수 있고 나아가 반도체 소자의 집적도를 향상시킬 수 있다.
또한, 본 발명은 상기 메인 게이트의 하측부 아래에만 문턱전압 조절을 위한 이온주입층을 자기정합적으로 형성하므로 사이드 게이트의 아래에 문턱전압 조절을 위한 이온주입층을 형성하는 것을 방지할 수 있다. 이는 상기 메인 게이트의 문턱전압을 용이하게 조절할 수 있고, 상기 사이드 게이트의 문턱전압을 낮출 수 있게 한다. 따라서, 사이드 게이트 바이어스의 낮은 값에서도 반도체 소자의 동작이 가능해질 수 있다. 그 결과, 상기 반도체 소자의 누설전류 증가가 억제될 수 있고 나아가 상기 반도체 소자의 신뢰성이 향상될 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자 및 그 제조 방법에서는 반도체 기판 상에 게이트 절연막이 형성되고, 상기 게이트 절연막 상에 사이드 게이트이 일정한 이격 거리를 두고 형성되고, 상기 사이드 게이트의 대향하는 내측면에 절연성 재질의 스페이서가 각각 형성된다. 상기 스페이서 사이의 게이트 절연막과 상기 스페이서 및 상기 사이드 게이트 상에 메인 게이트가 형성된다. 상기 사이드 게이트와 상기 메인 게이트 사이에 절연막이 개재하여 배치된다. 상기 스페이서 사이의 반도체 기판에 상기 메인 게이트의 문턱전압 조절을 위한 이온주입층이 자기정합적으로 형성된다.
따라서, 본 발명은 메인 게이트의 하측부를 현재의 사진식각공정의 한계 사이즈보다 작게 축소시킬 수 있으므로 반도체 소자의 사이즈를 축소시킬 수 있고 나아가 반도체 소자의 집적도를 향상시킬 수 있다.
또한, 본 발명은 메인 게이트 아래에만 문턱전압 조절을 위한 이온주입층을 형성하므로 상기 메인 게이트의 문턱전압을 용이하게 조절할 수 있고, 상기 사이드 게이트의 문턱전압을 낮출 수 있다. 따라서, 사이드 게이트 바이어스의 낮은 값에서도 반도체 소자의 동작이 가능해질 수 있다. 이는 상기 반도체 소자의 누설전류 증가를 억제할 수 있고 나아가 상기 반도체 소자의 신뢰성을 향상시킬 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
도 1은 종래 기술에 의한 반도체 소자를 나타낸 단면 구조도.
도 2는 본 발명에 의한 반도체 소자를 나타낸 단면 구조도.
도 3a 내지 도 3g는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.
도 4a 내지 도 4c는 도 3a 내지 도 3c의 공정에 대한 변형 예를 나타낸 단면 공정도.

Claims (11)

  1. 반도체 기판;
    상기 반도체 기판의 활성 영역 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 소정의 이격 거리를 두고 이격하여 각각 배치된 사이드 게이트;
    상기 사이드 게이트의 대향하는 내측면에 각각 형성된 절연성 재질의 스페이서;
    상기 스페이서 사이의 게이트 절연막 상에 형성된 메인 게이트;
    상기 사이드 게이트의 상부면과 상기 메인 게이트 사이에 개재된 절연막; 및
    상기 메인 게이트와 상기 사이드 게이트를 사이에 두고 이격하며, 상기 반도체 기판에 형성된 소스/드레인을 포함하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 스페이서 사이의 반도체 기판에 이온주입되어, 상기 메인 게이트의 문턱전압을 조절하는 이온주입층을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 메인 게이트에 상기 사이드 게이트가 자기정합적으로 형성된 것을 특징으로 하는 반도체 소자.
  4. 반도체 기판의 활성 영역 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 소정 영역을 사이에 두고 이격하는 제 1 도전층의 패턴을 형성시키는 단계;
    상기 제 1 도전층의 대향하는 측면에 절연성 재질의 스페이서를 각각 형성시키는 단계;
    상기 제 1 도전층의 패턴 상에 절연막을 형성시키는 단계;
    상기 스페이서 사이의 게이트 절연막과, 상기 스페이서 및 상기 절연막 상에 제 2 도전층을 형성시키는 단계;
    상기 제 2 도전층을 메인 게이트의 패턴으로 형성시키고 상기 제 1 도전층의 패턴을 사이드 게이트의 패턴으로 형성시키는 단계; 및
    상기 메인 게이트의 패턴과 상기 사이드 게이트의 패턴을 사이에 두고 이격하며 상기 반도체 기판에 소스/드레인을 형성시키는 단계를 포함하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서, 상기 절연막을 형성시키는 단계와 상기 제 2 도전층을 형성시키는 단계 사이에 상기 메인 게이트의 문턱전압의 조절을 위하여 상기 스페이서 사이의 반도체 기판에 이온주입층을 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 4 항 또는 제 5 항에 있어서, 상기 메인 게이트의 패턴에 상기 사이드 게이트의 패턴을 자기정합적으로 형성시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 4 항에 있어서, 상기 절연막으로서 열산화막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 반도체 기판의 활성 영역 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 제 1 도전층을 증착한 후 상기 제 1 도전층 상에 절연막을 증착시키는 단계;
    상기 게이트 절연막 상에 소정 영역을 사이에 두고 이격하는, 상기 제 1 도전층과 상기 절연막의 패턴을 형성시키는 단계;
    상기 제 1 도전층의 패턴의 대향하는 측면에 절연성 재질의 스페이서를 각각 형성시키는 단계;
    상기 스페이서 사이의 게이트 절연막과, 상기 스페이서 및 상기 절연막의 패턴 상에 제 2 도전층을 형성시키는 단계;
    상기 제 2 도전층을 메인 게이트의 패턴으로 형성시키고 상기 제 1 도전층의 패턴을 사이드 게이트의 패턴으로 형성시키는 단계; 및
    상기 메인 게이트의 패턴과 상기 사이드 게이트의 패턴을 사이에 두고 이격하며 상기 반도체 기판에 소스/드레인을 형성시키는 단계를 포함하는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서, 상기 제 1 도전층과 상기 절연막의 패턴을 형성시키는 단계와 상기 제 2 도전층을 형성시키는 단계 사이에 상기 메인 게이트의 문턱전압의 조절을 위하여 상기 스페이서 사이의 반도체 기판에 이온주입층을 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 8 항 또는 제 9 항에 있어서, 상기 메인 게이트의 패턴에 상기 사이드 게이트의 패턴을 자기정합적으로 형성시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 8 항에 있어서, 상기 절연막을 열산화공정과 화학기상증착공정중 어느 하나에 의해 형성시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
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