KR100333356B1 - 반도체장치의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 239000012535 impurity Substances 0.000 claims abstract description 20
- 238000009792 diffusion process Methods 0.000 claims abstract description 12
- 125000006850 spacer group Chemical group 0.000 claims abstract description 6
- 238000000059 patterning Methods 0.000 claims abstract description 4
- 239000012212 insulator Substances 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 13
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 8
- 229910052757 nitrogen Inorganic materials 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 238000009413 insulation Methods 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims 1
- 239000000969 carrier Substances 0.000 abstract description 6
- 238000002347 injection Methods 0.000 abstract description 5
- 239000007924 injection Substances 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 34
- 150000002500 ions Chemical class 0.000 description 22
- -1 halo ion Chemical class 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 7
- 230000005684 electric field Effects 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 125000001475 halogen functional group Chemical group 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 241000047703 Nonion Species 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 소스/드레인 또는 드레인 부근의 게이트절연막을 두껍게 형성하여 드레인 영역의 핫-캐리어의 주입을 억제하도록 한 반도체장치의 핫-캐리어 방지 소자의 제조방법에 관한 것이다.
본 발명에 따른 반도체장치의 제조방법은 제 1 도전형 반도체기판의 소정부위에 외측 두께가 두껍고 내측 두께가 얇은 형태의 게이트절연막을 형성하고 게이트절연막위에 게이트 형성용 도전층과 캡절연막을 형성하는 단계와, 캡절연막, 도전층, 그리고 캡절연막을 패터닝하여 게이트를 형성하는 단계와, 잔류한 캡절연막과 게이트를 이용하여 상기 게이트 부근 상기 기판의 소정부위에 제 2 도전형 저농도 불순물 확산영역을 형성하는 단계와, 게이트 측면에 절연체로 측벽 스페이서를 형성하는 단계와, 측벽 스페이서를 이용하여 상기 게이트 부근 상기 기판의 소정부위에 제 2 도전형 고농도 불순물 확산영역을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 소스/드레인 또는 드레인 부근의 게이트절연막을 두껍게 형성하여 드레인 영역의 핫-캐리어의 주입을 억제하도록 한 반도체장치의 핫-캐리어 방지 소자의 제조방법에 관한 것이다.
반도체장치가 고집적화 됨에 따라 각각의 셀은 미세해져 내부의 전계 강도가 증가된다. 이러한 전계 강도의 증가는 소자 동작시 드레인 부근의 공핍층에서 채널영역의 캐리어를 가속시켜 게이트산화막으로 주입시키는 핫-캐리어 효과(hot-carrier effect)를 일으킨다. 상기 게이트산화막에 주입된 캐리어는 반도체기판과 게이트산화막의 계면에 준위를 생성시켜 드레쉬홀드전압(threshold voltage : VTH)을 변화시키거나 상호 컨덕턴스를 저하시켜 소자 특성을 저하시킨다. 그러므로, 핫-캐리어 효과에 의한 소자 특성의 저하를 감소시키기 위해 LDD(Lightly Doped Drain) 등과 같이 드레인 구조를 변화시킨 구조를 사용하여야 한다.
그리고, 채널의 길이가 짧아짐에 따른 펀치-스루 현상을 방지하기 위하여 게이트 형성 후 엘디디 형성전에 기판의 활성영역의 농도를 높이기 위하여 소스/드레인 형성용 불순물 이온과 반대 타입의 할로이온주입을 실시한다.
소자의 고집적도가 요구됨에 따라 종래 엘디디 방식의 소스/드레인 형성방법 역시 쇼트채널효과로 인하여 그 한계에 이르게 되었다. 이 문제를 해결하기 위하여 할로 엘디디방식을 도입하고 있다.
종래의 에이치엘디디 방식의 MISFET(Metal Insulated Semiconductor Field Effect Transistor) 소자 형성 방법은 다음과 같다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 트랜지스터 제조공정 단면도이다.
도 1a를 참조하면, 반도체기판(10) 표면의 소정 부분에 STI(Shallow Trench Isolation) 등의 통상적인 선택산화방법에 의해 필드산화막(도시 안함))을 형성하여 소자의 활성영역 및 필드영역을 한정한다.
그 다음, 반도체기판(10)의 표면을 열산화하여 게이트산화막(11)을 형성한다.
게이트산화막(11)의 상부에 도핑된 다결정실리콘층(12)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한 다음 다시 그 위에 게이트금속층(13)으로 WSix층, 제 1 HLD(high temperature low pressure dielectric)막(14), 질화막(15)과 캡핑용 절연막(16)으로 제 2 HLD막을 차례로 증착하여 형성한다.
도 1b를 참조하면, 포토리쏘그래피(photolithography) 방법으로 캡절연막/질화막/제 1 HLD막/금속층/도핑된 다결정실리콘층/게이트산화막을 차례로 패터닝하여 폴리사이드 구조의 게이트(130,120)를 형성한다.
이때, 기판(10)은 NMOS 트래지스터를 형성하기 위하여 p형 불순물로 도핑된 기판이거나 p형 웰이다.
도 1c를 참조하면, 소자의 채널의 길이가 짧아짐에 따른 펀치-스루 현상을 방지하기 위한 기판의 활성영역의 농도를 높이기 위하여 소스/드레인 형성용 불순물 이온과 반대 타입의 할로이온주입을 30 도의 경사를 갖게 실시한다. 이때, 할로 이온매몰층(18)이 게이트(130,120)의 모서리 아래부분까지 침투하여 형성된다.
따라서, 이 경우에는 붕소이온주입을 실시하며 결국 게이트 하단 모서리 부위의 기판의 불순물 농도를 높인다. 이러한 할로 이온주입은 소스/드레인 형성용 이온과 반대 타입의 이온으로서 p 채널인 경우에는 B+ 또는 BF2+ 이온을 사용하고, n 채널인 경우에는 P+ 혹은 As+ 이온을 저농도로 기판에 약 30 도의 경사를 갖도록 비스듬히 실시한다.
그 다음 반도체기판(10)의 노출된 부분에 p 채널인 경우에는 P+ 혹은 As+ 이온을 사용한 엘디디 이온주입을 실시하여 엘디디 이온매몰층(17)을 형성한다.
도 1d를 참조하면, 게이트(120,130) 패턴등이 형성된 기판(10)의 전면에 질화막 또는 산화막으로 에이치엘디막을 증착한 다음 이를 에치백하여 게이트측벽(19)을 형성한다.
그리고, NMOS 소자의 소스/드레인을 형성하기 위한 이온주입을 고농도로 P+ 혹은 As+ 이온을 사용하여 기판의 노출 부위에 실시한다.
기판에 매몰된 다양한 종류의 불순물 이온을 확산시키기 위한 어닐링 공정을 기판에 실시하여 할로이온확산영역(180)과 엘디디영역(170), 고농도 불순물 확산영역(171)을 형성한다.
그리고 층간절연층(도시안함)을 형성한 다음 소스/드레인전극을 연결하는 금속배선(도시 안함)을 형성한 다음 보호막으로 패시베이션층(도시안함)을 형성한다.
반도체 소자의 크기가 축소됨에 따라 문턱전압이 낮아지므로 게이트절연막의 두께가 얇아지는 추세이다.
따라서, 종래 기술에 따른 반도체 제조방법에 따라 제조된 트랜지스터에서는 드레인 부위의 전계가 강해지면 소스로부터 인입되는 캐리어들이 드레인 부근에서 충돌전리를 일으킨다. 따라서, 캐리어들이 가속되어 게이트산화막으로 주입되거나 이차 충돌전리를 일으켜 기판전류를 증가시켜 소자특성을 열화시키는 문제점이 있다.
따라서, 본 발명의 목적은 소스/드레인 또는 드레인 부근의 게이트절연막을 두껍게 형성하여 드레인 영역의 핫-캐리어의 주입을 억제하도록 한 반도체장치의 핫-캐리어 방지 소자의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1 도전형 반도체기판의 소정부위에 외측 두께가 두껍고 내측 두께가 얇은 형태의 게이트절연막을 형성하고 게이트절연막위에 게이트 형성용 도전층과 캡절연막을 형성하는 단계와, 캡절연막, 도전층, 그리고 캡절연막을 패터닝하여 게이트를 형성하는 단계와, 잔류한 캡절연막과 게이트를 이용하여 상기 게이트 부근 상기 기판의 소정부위에 제 2 도전형 저농도 불순물 확산영역을 형성하는 단계와, 게이트 측면에 절연체로 측벽 스페이서를 형성하는 단계와, 측벽 스페이서를 이용하여 상기 게이트 부근 상기 기판의 소정부위에 제 2 도전형 고농도 불순물 확산영역을 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 제조공정 단면도
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 제조공정 단면도
일반적으로 반도체소자는 게이트, 소스, 드레인, 그리고 벌크로 구성된다. 게이트에 인가되는 전압이 증가하면, 게이트산화막 계면에서는 축적(accumulation), 공핍(depletion), 역전(onversion)현상들이 일어나서 채널이 형성된다. 이때의 게이트전압이 문턱전압의 크기이다. 만약, 드레인전압이 더욱 증가하면 드레인 영역 부근에서 게이트 기판전압은 강반전을 일으킬 만큼 충분하지 못하므로 이 부근에서 채널은 핀치-오프(pinch-off)된다.
한편, 증가된 역바이어스 전압에 의하여 공핍층 영역은 확대되며, 핀치-오프점과 드레인 영역 사이의 공핍층에는 수평전계가 형성되며, 이러한 수평전계에 의하여 캐리어는 채널로부터 드레인쪽으로 끌려온다. 따라서, 도전성 채널이 소스와 드레인 사이에 존재하는 소자동작영역을 소자의 선형영역, 포화영역으로 구분하며, 이에 의하여 소자는 스위칭 특성을 갖게 된다.
본 발명에서는 반도체 소자가 축소됨에 따라 발생하는 핫-캐리어(hot carrier)들의 주입에 의한 효과를 개선하기 위하여 질소 이온주입으로 게이트절연막의 두께를 드레인 인접부위에서 두껍도록 형성하고, 이러한 게이트절연막 위에 N2산화막을 다시형성하여 소스 및 드레인 인접 부위 또는 드레인 인접 부위만 나머지 부위보다 두껍게 형성하므로서 드레인 영역 부근에서 핫-캐리어들의 주입현상을 억제한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 트랜지스터 제조공정 단면도이다.
도 2a를 참조하면, 반도체기판(30) 표면의 소정 부분에 STI(Shallow Trench Isolation) 등의 통상적인 선택산화방법에 의해 필드산화막(도시 안함))을 형성하여 소자의 활성영역 및 필드영역을 한정한다.
그 다음, 반도체기판(20)의 표면을 열산화하여 버퍼산화막(31)을 형성한다.
버퍼산화막(31) 위에 포토레지스트를 도포한 다음 노광 및 현상을 실시하여 이후 형성될 게이트의 폭보다 약간 작게 버퍼산화막(31)을 노출시키는 포토레지스트패턴(32)을 형성한다. 즉, 포토레지스트패턴(32)은 이후 형성될 소스/드레인 부위와 인접하는 게이트 형성부위의 양쪽 모서리 부위를 덮도록 형성된다.
그리고, 기판의 전면에 질소이온주입을 실시한다. 따라서, 포토레지스트패턴(32)으로 보호되지 않는 부위의 버퍼산화막(31) 하부에 위치한 기판부위에 질소이온 매몰층(I1)이 형성된다.
본 발명의 또 다른 실시예로, 포토레지스트패턴을 소스 형성부위로 부터 드레인 형성부위와 인접한 게이트 형성부위 내측까지 들어오게 형성하여, 질소이온 매몰층이 게이트 형성부위에 인접한 드레인 형성부위에는 형성되지 않고, 소스 쪽과 드레인 형성부위 모서리 일부 까지에는 형성되도록 하여도 된다.
도 2b를 참조하면, 포토레지스트패턴과 버퍼산화막을 제거하여 기판(30) 표면을 다시 노출시킨다.
그리고, 노출된 기판의 표면을 열산화(thermal oxidation)시켜 기판의 표면에 제 1 게이트산화막(33)을 성장시켜 형성한다. 이때, 이전 단계에서 형성된 질소이온 매몰층 때문에 이온주입된 부위의 열산화막 성장속도가 이온주입되지 않은 부위보다 느리기 때문에, 도시된 것과 같이, 이온주입된 부위에서 성장되는 제 1 게이트 산화막의 두께는 이온주입되지 않은 부위의 산화막 보다 얇게 형성된다.
그리고, 제 1 게이트산화막(33) 위에 제 2 게이트산화막(34)을 N2산화막으로 형성한다.
도 2c를 참조하면, 제 2 게이트산화막(34)의 상부에 도핑된 다결정실리콘층(35)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한 다음 다시 그 위에 게이트금속층(36)으로 WSix층, 제 1 HLD(high temperature low pressure dielectric)막(37), 질화막(38)과 캡핑용 절연막(39)으로 제 2 HLD막을 차례로 증착하여 형성한다.
그리고, 포토리쏘그래피(photolithography) 방법으로 캡절연막/질화막/제 1 HLD막/금속층/도핑된 다결정실리콘층/제 2, 제 1 게이트산화막을 차례로 패터닝하여 폴리사이드 구조의 게이트(35,36)를 형성한다.
이때, 기판(30)은 NMOS 트래지스터를 형성하기 위하여 p형 불순물로 도핑된 기판이거나 p형 웰이다.
그다음, 소자의 채널의 길이가 짧아짐에 따른 펀치-스루 현상을 방지하기 위한 기판의 활성영역의 농도를 높이기 위하여 소스/드레인 형성용 불순물 이온과 반대 타입의 할로이온주입을 30 도의 경사를 갖게 실시한다. 이때, 할로 이온매몰층(41)이 잔류한 제 2, 제 1 게이트산화막(340,330)의 모서리 아래부분의 기판까지 침투하여 형성된다.
따라서, 이 경우에는 붕소이온주입을 실시하며 결국 게이트 하단 모서리 부위의 기판의 불순물 농도를 높인다. 이러한 할로 이온주입은 소스/드레인 형성용 이온과 반대 타입의 이온으로서 p 채널인 경우에는 B+ 또는 BF2+ 이온을 사용하고, n 채널인 경우에는 P+ 혹은 As+ 이온을 저농도로 기판에 약 30 도의 경사를 갖도록 비스듬히 실시한다.
그 다음 반도체기판(30)의 노출된 부분에 p 채널인 경우에는 P+ 혹은 As+ 이온을 사용한 엘디디 이온주입을 실시하여 엘디디 이온매몰층(40)을 형성한다.
도 2d를 참조하면, 게이트(36,35) 패턴등이 형성된 기판(30)의 전면에 질화막 또는 산화막으로 에이치엘디막을 증착한 다음 이를 에치백하여 게이트측벽(42)을 형성한다.
그리고, NMOS 소자의 소스/드레인을 형성하기 위한 이온주입을 고농도로 P+ 혹은 As+ 이온을 사용하여 기판의 노출 부위에 실시한다.
기판에 매몰된 다양한 종류의 불순물 이온을 확산시키기 위한 어닐링 공정을 기판에 실시하여 할로이온확산영역(410)과 엘디디영역(400), 고농도 불순물 확산영역(401)을 형성한다.
그리고 층간절연층(도시안함)을 형성한 다음 소스/드레인전극을 연결하는 금속배선(도시 안함)을 형성한 다음 보호막으로 패시베이션층(도시안함)을 형성한다.
이와 같이 제조된 모스 소자는 불순물 확산 영역과 인접하는 게이트 하단 게이트절연막의 두께가 모서리 부위에서 나머지 부위보다 약간 두껍게 대칭적으로 형성된다. 만약, 제 1 게이트산화막 형성시 드레인쪽의 게이트산화막만을 두껍게 형성된 경우에는 게이트산화막이 비대칭적으로 형성된다.
따라서, 본 발명은 단순한 제조방법을 추가하여 종래의 싱글 게이트절연막을 갖는 구조에 비하여 소자의 핫-캐리어 생존시간(lifetime)을 증가시키며, 또한, 게이트산화막의 두께를 얇게 형성할 수 있으므로 대량생산성과 소자의 신뢰성을 향상시키는 장점이 있다.
Claims (5)
- 제 1 도전형 반도체기판의 소정부위에 외측 두께가 두껍고 내측 두께가 얇은 형태의 게이트절연막을 형성하고 상기 게이트절연막위에 게이트 형성용 도전층과 캡절연막을 형성하는 단계와,상기 캡절연막, 도전층, 그리고 캡절연막을 패터닝하여 게이트를 형성하는 단계와,잔류한 상기 캡절연막과 상기 게이트를 이용하여 상기 게이트 부근 상기 기판의 소정부위에 제 2 도전형 저농도 불순물 확산영역을 형성하는 단계와,상기 게이트 측면에 절연체로 측벽 스페이서를 형성하는 단계와,상기 측벽 스페이서를 이용하여 상기 게이트 부근 상기 기판의 소정부위에 제 2 도전형 고농도 불순물 확산영역을 형성하는 단계로 이루어진 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 게이트절연막을 형성하는 단계는,상기 반도체 기판의 상기 게이트가 형성될 부위의 중앙부분에 질소이온 매몰층을 형성하는 단계와,상기 반도체기판을 열산화시켜 상기 질소이온 매몰층 부위에 얇은 산화막을 형성하고 상기 질소이온 매몰층이 형성없는 부위에 두꺼운 산화막을 형성하여 이들로 이루어진 제 1 게이트산화막을 형성하는 단계와,상기 제 1 게이트산화막 위에 N2산화막으로 제 2 게이트산화막을 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 도전층은 도핑된 폴리실리콘층과 금속층의 적층구조로 형성하여 폴리사이드 구조의 상기 게이트를 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 게이트 모서리 하단 내측의 상기 기판에 상기 저농도 불순물 확산영역과 인접하도록 제 1 도전형 불순물 이온매몰층을 저농도로 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 제조방법.
- 청구항 1 또는 청구항 2에 있어서, 상기 게이트절연막은 드레인 쪽만 두껍도록 비대칭적으로 형성하는 것이 특징인 반도체장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990025121A KR100333356B1 (ko) | 1999-06-29 | 1999-06-29 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990025121A KR100333356B1 (ko) | 1999-06-29 | 1999-06-29 | 반도체장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010004452A KR20010004452A (ko) | 2001-01-15 |
| KR100333356B1 true KR100333356B1 (ko) | 2002-04-18 |
Family
ID=19596656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990025121A KR100333356B1 (ko) | 1999-06-29 | 1999-06-29 | 반도체장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100333356B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100854574B1 (ko) * | 2003-12-30 | 2008-08-26 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
-
1999
- 1999-06-29 KR KR1019990025121A patent/KR100333356B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
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| KR20010004452A (ko) | 2001-01-15 |
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