KR100348302B1 - 반도체소자 및 그의 제조방법 - Google Patents
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Abstract
소자의 동작속도를 향상시키고 칩 사이즈를 줄이며 공정을 단순화 시키기에 적당한 반도체소자 및 그의 제조방법을 제공하기 위한 것으로써, 이와 같은 목적을 달성하기 위한 반도체소자는 제 1 도전형 반도체기판의 일영역에 적층 형성된 게이트절연막과 게이트전극, 상기 게이트전극 양측의 상기 제 1 도전형 반도체기판 내에 형성된 제 1 도전형 불순물영역, 상기 게이트전극 양측면에 형성된 측벽스페이서, 상기 측벽스페이서 양측의 상기 제 1 도전형 반도체기판 표면에 형성된 제 2 도전형 소오스/드레인영역을 포함함을 특징으로 한다.
Description
본 발명은 반도체소자에 대한 것으로, 특히 LDD(Light Doped Drain)영역을새롭게 개선한 반도체소자 및 그의 제조방법에 관한 것이다.
첨부 도면을 참조하여 종래 반도체소자 및 그의 제조방법에 대하여 설명하면 다음과 같다.
도 1a와 도 1b는 종래 반도체소자의 제조방법을 나타낸 공정단면도이다.
종래의 반도체소자는 도 1b에 도시한 바와 같이 격리영역과 활성영역이 정의되어 있는 반도체기판(1)이 있고 격리영역에는 필드산화막(2)이 형성되어 있다.
이하, 활성영역은 앤모스 트랜지스터가 형성되는 제 1 활성영역과, 피모스 트랜지스터가 형성되는 제 2 활성영역으로 구분하여 설명한다.
제 1 활성영역의 반도체기판(1)에는 P웰(3a)이 형성되어 있고, 제 2 활성영역의 반도체기판(1)에는 N웰(3b)이 형성되어 있다.
그리고 제 1 활성영역상의 일영역에는 제 1 게이트산화막(5a)과 제 1 게이트전극(6a)이 적층되어 있고, 제 2 활성영역상의 일영역에는 제 2 게이트산화막(5b)과 제 2 게이트전극(6b)이 적층되어 있다.
그리고 앤모스 트랜지스터가 형성될 상기 제 1 활성영역의 P웰(3a)내에 항복전압을 높게 유지하여서 소자가 파괴되는 현상을 방지하기 위해서 깊게 P형 불순물영역(4)이 형성되어 있다.
그리고 상기 제 1 게이트전극(6a) 양측의 P웰(3a)내에 저농도 N형 불순물영역(7)이 형성되어 있고, 상기 제 2 게이트전극(6b) 양측의 N웰(3b)내에 저농도 P형 불순물영역(8)이 형성되어 있다.
그리고 상기 제 1, 제 2 게이트전극(6a,6b) 양측면에는 측벽스페이서(9a,9b)가 형성되어 있고, 측벽스페이서(9a) 양측의 P웰(3a)의 표면에 고농도 N형 소오스/드레인영역(10)이 형성되어 있고, 측벽스페이서(9b) 양측의 N웰(3b)의 표면에 고농도 P형 소오스/드레인영역(11)이 형성되어 있다.
상기와 같은 구성을 갖는 종래 반도체소자의 제조방법은 도 1a에 도시한 바와 같이 격리영역과 활성영역이 정의된 반도체기판(1)의 격리영역에 필드산화막(2)을 형성한다.
상기에서 활성영역은 앤모스(NMOS) 트랜지스터가 형성되는 제 1 활성영역과 피모스(PMOS) 트랜지스터가 형성되는 제 2 활성영역으로 나누어 설명한다.
상기 제 1 활성영역에는 P웰(3a)을 형성하고, 제 2 활성영역에는 N웰(3b)을 형성한다.
그리고 제 1 활성영역에 문턱전압 조절이온을 주입한 후에 소자의 항복전압을 증가시키기 위해서 채널형성을 위한 영역 하부에 깊게 P형 불순물영역(4)을 형성한다.
이후에 전면에 제 1 산화막과 제 1 폴리실리콘층을 증착한 후에 게이트전극 형성 마스크를 이용해서 제 1 활성영역의 반도체기판(1) 상에 제 1 게이트산화막(5a)과 제 1 게이트전극(6a)을 형성하고, 제 2 활성영역의 반도체기판(1) 상에 제 2 게이트산화막(5b)과 제 2 게이트전극(6b)을 형성한다.
다음에 제 2 활성영역이 마스킹된 상태(도면에 도시되지 않음)에서 제 1 게이트전극(6a) 양측의 P웰(3a)내의 소정깊이에 저농도 N형 불순물이온을 주입해서 저농도 N형 불순물영역(7)을 형성한다.
그리고 제 1 활성영역이 마스킹된 상태(도면에 도시되지 않음)에서 제 2 게이트전극(6b) 양측의 N웰(3b)내의 소정깊이에 저농도 P형 불순물이온을 주입해서 저농도 P형 불순물영역(8)을 형성한다.
다음에 도 1b에 도시한 바와 같이 전면에 산화막이나 질화막을 증착한 후에 에치백하여 제 1, 제 2 게이트전극(6a,6b)양측면에 각각 측벽스페이서(9a,9b)를 형성한다.
이후에 제 1 게이트전극(6a)과 측벽스페이서(9a) 양측의 P웰(3a)의 표면에는 고농도 N형 불순물이온을 주입해서 고농도 N형 소오스/드레인영역(10)을 형성하고, 위 제 2 게이트전극(6b)과 측벽스페이서(9b) 양측의 N웰(3b)의 표면에는 고농도 P형 불순물이온을 주입해서 고농도 P형 소오스/드레인영역(11)을 형성한다.
상기와 같이 LDD영역을 소오스/드레인영역과 동일 도전성을 갖는 불순물이온으로 형성한다.
상기와 같은 종래 반도체소자 및 그의 제조방법은 다음과 같은 문제가 있다.
첫째, LDD 영역을 소오스/드레인영역과 같은 도전성을 갖도록 형성하므로 소오스/드레인 이온이 확산되어 정션 깊이를 낮게 유지하기가 어려우며, 이에 따라서 동일칩(Chip)을 구현하더라도 칩 사이즈를 줄이기가 어렵다.
둘째, LDD 영역을 소오스/드레인영역과 같은 도전성을 갖도록 형성하므로 소자의 전류량이 감소하여 동작속도를 저하시키므로 빠른 속도를 필요로 하는 소자에는 적용하기가 어렵다.
셋째, 앤모스 트랜지스터에서 항복전압을 높여주기 위해서 소오스/드레인영역 사이에 딥 임플란트(Deep Implant) 공정을 행하는 공정을 추가로 실시해야 하므로 공정이 복잡하고 이와 같은 공정을 진행할 때 활성영역에 격자 결함이 형성되어 누설전류가 발생될 수 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 소자의 동작속도를 향상시키고 칩 사이즈를 줄이며 공정을 단순화 시키기에 적당한 반도체소자 및 그의 제조방법을 제공하는 데 그 목적이 있다.
도 1a와 도 1b는 종래 반도체소자의 제조방법을 나타낸 공정단면도
도 2a와 도 2b는 본 발명 반도체소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 필드산화막
33a : P웰 33b : N웰
34a,34b : 게이트산화막 35a, 35b : 제 1, 제 2 게이트전극
36 : P형 불순물영역 37 : N형 불순물영역
38a,38b : 측벽스페이서 39 : 고농도 N형 소오스/드레인영역
40 : 고농도 P형 소오스/드레인영역
상기와 같은 목적을 달성하기 위한 본 발명 반도체소자는 제 1 도전형 반도체기판의 일영역에 적층 형성된 게이트절연막과 게이트전극, 상기 게이트전극 양측의 상기 제 1 도전형 반도체기판 내에 형성된 제 1 도전형 불순물영역, 상기 게이트전극 양측면에 형성된 측벽스페이서, 상기 측벽스페이서 양측의 상기 제 1 도전형 반도체기판 표면에 형성된 제 2 도전형 소오스/드레인영역을 포함함을 특징으로 한다.
상기와 같은 구성을 갖는 본 발명 반도체소자의 제조방법은 제 1 도전형 반도체기판의 일영역에 게이트절연막과 게이트전극을 적층 형성하는 단계, 상기 게이트전극 양측의 상기 제 1 도전형 반도체기판 내에 제 1 도전형 불순물영역을 형성하는 단계, 상기 게이트전극 양측면에 측벽스페이서를 형성하는 단계, 상기 측벽스페이서 양측의 상기 제 1 도전형 반도체기판 표면내에 제 2 도전형 소오스/드레인영역을 형성하는 단계를 포함함을 특징으로 한다.
첨부 도면을 참조하여 본 발명 실시예에 따른 반도체소자 및 그의 제조방법에 대하여 설명하면 다음과 같다.
도 2a와 도 2b는 본 발명의 실시예에 따른 반도체소자의 제조방법을 나타낸 공정단면도 이다.
본 발명에 따른 반도체소자는 도 2b에 도시한 바와 같이 격리영역과 활성영역이 정의되어 있는 반도체기판(31)이 있고 격리영역에는 필드산화막(32)이 형성되어 있다.
이하, 활성영역은 앤모스 트랜지스터가 형성되는 제 1 활성영역과, 피모스 트랜지스터가 형성되는 제 2 활성영역으로 구분하여 설명한다.
제 1 활성영역의 반도체기판(31)에는 P웰(33a)이 형성되어 있고, 제 2 활성영역의 반도체기판(31)에는 N웰(33b)이 형성되어 있다.
그리고 제 1 활성영역상의 일영역에는 제 1 게이트산화막(34a)과 제 1 게이트전극(35a)이 적층되어 있고, 제 2 활성영역상의 일영역에는 제 2 게이트산화막(34b)과 제 2 게이트전극(35b)이 적층되어 있다.
그리고 제 1 게이트전극(35a) 양측의 P웰(33a)내의 일정깊이에 P형 불순물영역(36)이 형성되어 있고, 제 1 게이트전극(35a)양측면에는 측벽스페이서(38a)가 형성되어 있고, 상기 측벽스페이서(38a) 양측의 P웰(33a)표면에 고농도 N형 소오스/드레인영역(39)이 형성되어 있다. 이때 P형 불순물영역(36)은 고농도 N형 소오스/드레인영역(39)을 둘러싸도록 더 깊게 형성되어 있다.
그리고 제 2 게이트전극(35b) 양측의 N웰(33b)내의 일정깊이에 N형 불순물영역(37)이 형성되어 있고, 제 2 게이트전극(35b)양측면에는 측벽스페이서(38b)가 형성되어 있고, 상기 측벽스페이서(38b) 양측의 N웰(33b)표면에 고농도 P형 소오스/드레인영역(40)이 형성되어 있다. 이때 N형 불순물영역(37)은 고농도 P형 소오스/드레인영역(40)을 둘러싸도록 더 깊게 형성되어 있다.
상기와 같이 LDD영역이 소오스/드레인영역과 다른 도전성을 갖고 소오스/드레인영역을 둘러싸도록 각 웰내에 소오스/드레인영역보다 더 깊게 형성되어 있다.
다음에 위와 같은 구성을 갖는 본 발명 반도체소자의 제조방법은 도 2a에 도시한 바와 같이 격리영역과 활성영역이 정의된 반도체기판(31)의 격리영역에 필드산화막(32)을 형성한다. 상기에서 활성영역은 앤모스(NMOS) 트랜지스터가 형성되는 제 1 활성영역과 피모스(PMOS) 트랜지스터가 형성되는 제 2 활성영역으로 나누어 설명한다.
상기 제 1 활성영역에는 P웰(33a)을 형성하고, 제 2 활성영역에는 N웰(33b)을 형성한다.
이후에 전면에 제 1 산화막과 제 1 폴리실리콘층을 증착한 후에 게이트전극 형성 마스크를 이용해서 제 1 활성영역의 반도체기판(31) 상에 제 1 게이트산화막(34a)과 제 1 게이트전극(35a)을 형성하고, 제 2 활성영역의 반도체기판(31) 상에 제 2 게이트산화막(34b)과 제 2 게이트전극(35b)을 형성한다.
다음에 제 2 활성영역이 마스킹된 상태(도면에 도시되지 않음)에서 제 1 게이트전극(35a) 양측의 P웰(33a)내의 소정깊이에 45°의 경사를 주어 P형 불순물이온을 주입해서 P형 불순물영역(36)을 형성한다. 이때 P형 불순물이온으로는 BF2이온을 사용할 수 있다.
그리고 제 1 활성영역이 마스킹된 상태(도면에 도시되지 않음)에서 제 2 게이트전극(35b) 양측의 N웰(33b)내의 소정깊이에 45°의 경사를 주어 N형 불순물이온을 주입해서 N형 불순물영역(37)을 형성한다. 이때 N형 불순물이온으로는 As 이온을 사용할 수 있다.
상기에서와 같이 본발명은 LDD영역을 해당 웰영역과 같은 도전성을 갖는 이온을 주입해서 형성한다.
다시 말해서 P형 불순물영역(36)과 N형 불순물영역(37)은 LDD영역으로써 차후의 소오스/드레인영역과 다른 도전성을 갖는다.
따라서, 상기의 LDD 영역은 소오스/드레인영역과 다른 도전성을 갖는 것으로써, 차후에 형성될 소오스/드레인영역 사이의 디플리션(Depletion)에 의한 항복(Breakdown)전압을 증가시킬 수 있다.
다음에 도 2b에 도시한 바와 같이 전면에 산화막이나 질화막을 증착한 후에 에치백하여 제 1, 제 2 게이트전극(35a,35b)양측면에 각각 측벽스페이서(38a,38b)를 형성한다.
이후에 제 1 게이트전극(35a)과 측벽스페이서(38a) 양측의 P웰(33a)의 표면에는 고농도 N형 불순물이온을 주입해서 고농도 N형 소오스/드레인영역(39)을 형성하고, 위 제 2 게이트전극(35b)과 측벽스페이서(38b) 양측의 N웰(33b)의 표면에는 고농도 P형 불순물이온을 주입해서 고농도 P형 소오스/드레인영역(40)을 형성한다.이때 고농도 N형 소오스/드레인영역(39)과 고농도 P형 소오스/드레인영역(40)은 종래의 소오스/드레인영역 보다 더 확산시켜서 형성한다.
이때 고농도 N형 소오스/드레인영역(39)은 P형 불순물영역(36)으로 둘러싸이며 표면에 형성되고, 고농도 P형 소오스/드레인영역(40)은 N형 불순물영역(37)으로 둘러싸이며 보다 표면에 형성된다.
상기와 같은 본 발명 반도체소자 및 그의 제조방법은 다음과 같은 효과가 있다.
첫째, LDD 영역을 소오스/드레인영역과 다른 도전성을 이루도록 형성하므로 소오스/드레인의 이온이 확산되는 것을 방지할 수 있으므로 정션 깊이를 낮게 유지할 수 있고, 소자의 사이즈를 줄이기에도 용이하다.
둘째, LDD 영역을 웰영역과 같은 도전성을 갖는 이온으로 형성하므로 저항이 증가되는 것을 억제하여서 동작속도를 개선시킬 수 있다.
셋째, LDD영역을 웰영역과 같은 도전성을 갖는 이온으로 형성하므로 소오스/드레인 사이의 디플리션(Depletion)에 의한 소자의 항복전압을 증가시킬 수 있고, 또한 앤모스 트랜지스터에서 별도로 채널 하부에 깊게 이온주입을 해줄 필요가 없으므로 공정을 단순화 시킬 수 있다.
Claims (7)
- 제 1 도전형 반도체기판의 일영역에 적층 형성된 게이트절연막과 게이트전극,상기 게이트전극 양측의 상기 제 1 도전형 반도체기판 내에 형성된 제 1 도전형 불순물영역,상기 게이트전극 양측면에 형성된 측벽스페이서,상기 측벽스페이서 양측의 상기 제 1 도전형 반도체기판 표면에 형성된 제 2 도전형 소오스/드레인영역을 포함함을 특징으로 하는 반도체소자.
- 제 1 항에 있어서, 상기 제 1 도전형 불순물영역은 상기 제 2 도전형 소오스/드레인영역을 둘러싸도록 더 깊게 형성됨을 특징으로 하는 반도체소자.
- 제 1 도전형 반도체기판의 일영역에 게이트절연막과 게이트전극을 적층 형성하는 단계,상기 게이트전극 양측의 상기 제 1 도전형 반도체기판 내에 제 1 도전형 불순물영역을 형성하는 단계,상기 게이트전극 양측면에 측벽스페이서를 형성하는 단계,상기 측벽스페이서 양측의 상기 제 1 도전형 반도체기판 표면내에 제 2 도전형 소오스/드레인영역을 형성하는 단계를 포함함을 특징으로 하는 반도체소자의 제조방법.
- 제 3 항에 있어서, 상기 제 1 도전형 불순물영역은 45。의 경사를 주어서 이온주입함을 특징으로 하는 반도체소자의 제조방법.
- 제 3 항에 있어서, 상기 제 2 도전형 소오스/드레인영역은 상기 제 1 도전형 불순물영역에 의해서 둘러싸이도록 상기 제 1 도전형 반도체기판의 표면에 형성함을 특징으로 하는 반도체소자의 제조방법.
- 제 3 항에 있어서, 상기 제 1 도전형 반도체기판이 N형으로 형성될 경우 상기 제 1 도전형 불순물영역은 아세닉(As)이온으로 형성함을 특징으로 하는 반도체소자의 제조방법.
- 제 3 항에 있어서, 상기 제 1 도전형 반도체기판이 P형으로 형성될 경우 상기 제 1 도전형 불순물영역은 BF2이온으로 형성함을 특징으로 하는 반도체소자의 제조방법.
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