KR20100074900A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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이창현
최병인
최정달
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Abstract

마스크 공정을 줄이면서 소자 오작동을 개선할 수 있는 반도체 소자의 제조방법을 개시한다. 이를 위해서 실시예에 의한 반도체 소자 제조방법은 먼저 P형 반도체 기판에 셀 영역과 고전압 트랜지스터를 갖는 주변회로 영역을 정의한다. 그리고, 셀 영역의 일정 영역과 고전압 트랜지스터 영역의 소자분리막 및 저전압 트랜지스터 영역을 노출시키는 포토레지스트 패턴을 형성한다. 이어서 포토레지스트 패턴을 이온주입 마스크로 하여 P형 불순물을 주입하되, P형 불순물의 최대 이온주입 깊이는기 고전압 트랜지스터 영역의 소자분리막 하부면에 인접하여 위치하도록 이온주입 공정을 수행한다.

Description

반도체 소자의 제조방법{The Fabricating Method of Semiconductor Device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 마스크 공정을 줄이면서 브레이크 다운 전압의 감소를 방지할 수 있는 고전압 트랜지스터의 제조방법에 관한 것이다.
반도체 소자에서 고전압을 이용하는 외부 시스템을 제어할 경우 소자 내부에 시스템의 고전압이 직접 걸리는 고전압 트랜지스터가 필요할 수 있다.
고전압 트랜지스터의 소자분리 영역 상에 고전압이 인가되는 게이트 라인이 존재할 경우 소자분리 영역을 통한 누설전류가 발생하여 고전압 트랜지스터가 오동작하는 문제가 발생할 수 있다. 이에 따라 고전압 트랜지스터의 소자분리 영역 아래에는 기판에 주입된 불순물과 동일한 타입의 불순물을 이차적으로 주입하여 불순물 농도를 높임으로써 누설 특성을 제어한다. 이와 같이 고전압 트랜지스터의 소자분리 영역 하부에는 고농도의 불순물이 주입되고, 이를 위해서 별도의 이온 주입 마스크 공정이 추가되기 마련이다.
한편, 추가되는 마스크 공정을 줄이려는 방법을 사용하면 고전압 소자 영역에서 불순물 농도가 상승되어 소자의 안정성에 악영향을 끼칠수 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 해결하기 위한 것으로 마스크 공정을 줄일 수 있는 반도체 소자 제조방법을 제공하는 것이다. 이와 동시에 고전압 소자 영역에서 과도하게 고농도의 불순물 도핑이 되는 것을 방지하여 소자의 동작을 안정적으로 할 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명에 의한 반도체 소자를 제조하기 위해서는 먼저 P형 반도체 기판에 셀 영역과 고전압 트랜지스터를 갖는 주변회로 영역을 정의한다. 그리고, 셀 영역의 일정 영역과 고전압 트랜지스터 영역의 소자분리막 및 저전압 트랜지스터 영역을 노출시키는 포토레지스트 패턴을 형성한다. 이어서 포토레지스트 패턴을 이온주입 마스크로 하여 P형 불순물을 주입하되, P형 불순물의 최대 이온주입 깊이는기 고전압 트랜지스터 영역의 소자분리막 하부면에 인접하여 위치하도록 이온주입 공정을 수행한다.
P형 반도체 기판에 상기 소자분리막을 형성하는 것은 P형 반도체 기판의 셀 영역에 N웰을 형성하고, P형 반도체 기판의 활성 영역을 정의하는 소자분리막을 형성하는 것을 더 포함할 수 있다.
P형 불순물의 최대 이온주입 깊이는 소자분리막과 접한 반도체 기판에서 반도체 기판의 수직 아래 방향으로 1000Å 범위 내에 형성되도록 할 수 있다.
고농도 영역은 불순물의 농도가 10e17/㎤ 이상이 되도록 설정할 수 있다.
P형 불순물 주입 공정은 P형 반도체 기판에 고전압 소자용 게이트 산화막을 형성하고, 포토레지스트 패턴에 노출된 영역의 게이트 산화막을 일부 또는 전부를 제거하는 것을 더 포함할 수 있다.
P형 불순물 주입 공정은 고전압 트랜지스터 영역의 소자분리막 하부면에서부터의 도핑 농도곡선과 셀 영역의 P웰 영역에 형성된 소자분리막 하부면에서부터의 도핑 농도곡선이 원리적으로 일치하도록 시행될 수 있다.
P형 불순물을 주입하는 공정은 셀 영역에 P웰, 고전압 트랜지스터의 소자분리막 하부에 채널저지 영역 및 저전압 트랜지스터에 P웰을 형성하는 공정일 수 있다.
본 발명에 따르면, 셀 영역의 P웰과 고전압 트랜지스터 영역의 소자분리막 하부의 채널 저지막을 동일한 마스크를 이용한 불순물 주입공정을 통해서 형성함에 따라 마스크 공정을 줄일 수 있다. 또한, 불순물 주입공정에서 도핑 프로파일을 고전압 트랜지스터 영역의 소자분리막 하부를 기준으로 하기 때문에, 소자분리막 하부에서 항복전압의 특성을 저하시키지 않을 수 있다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1 내지 도 3은 본 발명의 제 1 실시예에 의한 고전압 트랜지스터 제조방법을 나타내는 단면도들이다.
도 1을 참조하면, 터널 산화막(102)이 형성된 P형 반도체 기판(100)에 Deep N웰(이하 DN웰,110)을 형성할 수 있다.
이를 위해 P형 반도체 기판(100)에 터널 산화막(102)을 형성한 다음에 제 1 포토레지스트 패턴(111)을 형성할 수 있다. 제 1 포토레지스트 패턴(111)은 셀/어레이 영역(Ⅰ)을 노출시키고, 주변회로 영역(Ⅱ)을 덮도록 형성될 수 있다. 이러한 제 1 포토레지스트 패턴(111)을 형성하기 위해서 반도체 기판(100)의 전면에 제 1 포토레지스트 물질(미도시)을 도포할 수 있다. 그리고 제 1 포토레지스트 물질 상에 마스크를 형성하고 사진/식각 공정을 통해서 셀/어레이 영역(Ⅰ)을 노출하는 제 1 포토레지스트 패턴(111)을 형성할 수 있다.
그리고 제 1 포토레지스트 패턴(111)을 이온 주입 마스크로 하여 N형의 불순물을 주입할 수 있다. N형의 불순물로는 인(P)을 이용할 수 있다. N형의 불순물 주입공정 이후에는 확산공정을 통해서 N형의 불순물 이온을 확산시킴으로써 셀/어레이 영역(Ⅰ)에 Deep N웰(110)을 형성할 수 있다. 이러한 DN웰(110)은 이후에 형 성될 포켓웰(pock well)의 고립을 위한 DN웰일 수 있다.
도 2를 참조하면, 이처럼 DN웰(110)을 형성한 다음에 제 1 포토레지스트 패턴(111)을 제거하고, P형 반도체 기판(100)에 소자분리막(116)을 형성할 수 있다. 소자분리막(116)을 형성하기 위해서 먼저 터널 산화막(102) 상에 하드마스크 패턴(미도시)을 이용하여 터널 산화막(102) 및 반도체 기판(100)을 선택적으로 식각하여 트랜치(미도시)를 형성할 수 있다. 이렇게 형성된 트랜치에 산화막 등을 채움으로써 소자분리막(116)을 형성할 수 있다. 이러한 소자분리막(116)은 복수 개가 형성될 수 있다. 그리고, 주변회로 영역(Ⅱ) 상에 형성되는 소자분리막(116)은 셀/어레이 영역(Ⅰ)에 형성되는 소자분리막(116) 보다 큰 폭을 가지고 깊게 형성될 수 있다.
그리고 상술한 도 1 및 도 2의 공정은 경우에 따라서 뒤바뀔 수도 있다. 즉, 소자분리막(116)을 먼저 형성하고, DN웰(110)을 형성할 수 있다. 하지만 이처럼 소자분리막(116)을 먼저 형성할 경우 반도체 소자의 집적도에 한계를 가지고 있다. 이러한 단점을 극복하기 위한 자기정렬소자분리막(Self Aligned Shallow Trench Isolation; SASTI) 공정을 이용하는 방법으로 이 실시예와 같이 소자분리막을 나중에 형성할 수 있다.
도 3을 참조하면, 소자분리막(116)을 형성한 다음에는 제 2 포토레지스트 패턴(121)을 형성할 수 있다. 제 2 포토레지스트 패턴(121)은 P형 불순물을 주입하기 위한 이온 마스크일 수 있다. 제 2 포토레지스트 패턴(121)은 셀/어레이 영역(Ⅰ)의 소정 부분과, 고전압 트랜지스터가 형성될 영역의 소자분리막(116) 및 주변 회로 영역(Ⅱ)의 저전압 트랜지스터가 형성되는 영역을 노출시키는 패턴으로 형성될 수 있다.
이러한 제 2 포토레지스트 패턴(121)은 제 1 포토레지스트 패턴(111)과 마찬가지로 제 2 포토레지스트 물질(미도시)을 반도체 기판의 전면에 도포한 다음에 마스크를 이용하여 사진/식각 공정을 통해서 패터닝 함으로써 형성할 수 있다.
이러한 제 2 포토레지스트 패턴(121)을 이온 마스크로 하여 P형의 불순물을 주입할 수 있다. 이처럼 제 2 포토레지스트 패턴(121)에 의해 개구된 영역으로 P형의 불순물을 주입함으로써 셀/어레이 영역(Ⅰ) 및 주변회로 영역(Ⅱ)의 저전압 트랜지스터가 형성되는 영역에는 P웰(130,140)을 형성할 수 있다. 셀/어레이 영역(Ⅰ)에 형성되는 P웰(140)은 제 1 리트로그레이드 P웰일 수 있다. 이러한 제 1 리트로그레이드 P웰은 셀/어레이 영역의 P웰을 주변회로 영역의 웰과 전기적으로 차단하기 위한 것일 수 있다. 또한 주변회로 영역의 저전압 트랜지스터가 형성되는 영역의 P웰(130)은 제 2 리트로그레이드 P웰일 수 있다.
또한, 또한 주변회로 영역(Ⅱ)의 고전압 트랜지스터가 형성되는 소자분리막(116) 하부에는 채널저지 영역(120)이 형성될 수 있다.
이때 P형 불순물을 주입하는 공정은 채널저지 영역(120)을 기준으로 할 수 있다. 즉, 이온주입 공정시에 이온주입 에너지를 고전압 트랜지스터 영역(HVT)의 소자분리막(116) 하단으로 한정할 수 있다. 이에 따라, 소자분리막(116)의 하단에 주입하는 P형 불순물의 농도를 기준으로 셀/어레이 영역(Ⅰ)과 고전압 트랜지스터 영역(HVT) 및 주변회로 영역(Ⅱ)의 저전압 트랜지스터 영역(LVT)에 P형 불순물을 주입할 수 있다. 이에 따라, 채널저지 영역(120)에서 1e17/㎤ 이상의 높은 농도를 유지하는 영역은 소자분리막(116)의 최하단에서부터 기판 하부 방향으로 1000Å 정도의 범위에서 형성될 수 있다.
일반적으로 불순물을 주입하는 공정은 DN웰(110)을 형성한 다음에 셀/어레이 영역(Ⅰ)의 P웰(140)과 저전압 트랜지스터의 P웰(130)을 형성한 다음에 고전압 트랜지스터(LVT)의 채널저지 영역(120)을 형성하는 방법을 사용할 수 있다. 이러한 방법은 P웰(130,140)과 채널저지 영역(120)을 형성하기 위한 이온주입 마스크를 달리하기 때문에 그 만큼 공정의 횟수가 증가할 수 있다. 이에 반해 실시예에 의한 방법은 P웰(130,140)과 채널저지 영역(120)을 형성하는 과정을 한 번에 시행할 수 있다.
또한, 셀/어레이 영역(Ⅰ)의 P웰과 주변회로 영역(Ⅱ)의 고전압 트랜지스터가 형성되는 영역의 소자분리막(116) 하부에 P형 불순물을 주입할 때, 셀/어레이 영역(Ⅰ)의 P웰(140)을 기준으로 불순물을 주입할 경우 채널저지 영역(120)은 높은 농도의 불순물 이온을 포함할 수 있다. 이처럼 고전압 트랜지스터의 소자분리막(116) 하부에 형성되는 채널 저지영역(120)의 불순물 농도가 셀/어레이 영역(Ⅰ)의 P웰(140)과 동일할 정도로 높게 형성될 경우 항복전압(Junction Breakdown Voltage)이 감소하여 고전압 트랜지스터의 오동작을 유발할 수 있다.
하지만 실시예에 의한 반도체 소자 제조방법에 의하면, 제 2 포토레지스트 패턴(121)을 마스크로 하여 이온 주입을 하는 공정은 채널저지 영역(120)을 기준으로 하여 도핑 농도가 조절되기 때문에 채널저지 영역(120)이 과도하게 고동도로 형 성됨으로써 항복전압이 감소하는 현상을 방지할 수 있다.
좀 더 구체적으로 말하면, 제 2 포토레지스트 패턴(121)을 마스크로 이온 주입을 하는 공정은 1E17/㎤ 이상의 높은 농도를 갖는 영역이 고전압 트랜지스터가 형성될 영역의 소자분리막 하단에서 기판의 하부 방향으로 1000Å 범위내에서 존재하도록 시행할 수 있다. 즉, 이 실시예에서는 P웰의 깊이에 따른 불순물의 도핑 농도 프로파일(profile)과 고전압 NMOS의 소자분리막 이후의 기판에서의 불순물 도핑 농도 프로파일과 일치할 수 있다. 이에 따라 브레이크 다운 전압이 감소되는 것을 방지하여 소자 오작동이 발생하는 것을 개선할 수 있다.
이와 같이 P웰 및 채널저지 영역을 형성한 다음에는 게이트 전극(미도시)을 형성할 수 있다. 게이트 전극은 게이트 전극용 물질은 도포한 다음에 이를 식각함으로써 형성할 수 있다. 그리고 게이트 전극이 형성되는 양 옆의 활성 영역 표면에는 N형의 저농도 소스/드레인 영역(미도시)을 형성할 수 있다. 그리고, 저농도 소스/드레인 영역의 중심 부분에 선택적으로 N형의 불순물 이온을 주입함으로써, 저농도 소스/드레인 영역보다 높은 농도를 갖는 고농도 소스/드레인 영역(미도시)을 형성할 수 있다. 이어서 컨택(미도시) 및 배선(미도시)을 형성할 수 있다.
도 4는 실시예에 의한 P형 불순물 도핑 프로파일을 나타내는 도면이다.
도 4를 참조하면, 셀 영역의 P웰(140)에서의 깊이에 따른 불순물의 도핑 프로파일(①)과 고전압 트랜지스터 영역(HVT)의 깊이에 따른 불순물의 도핑 프로파일(②)에서 소자분리막(116) 하단보다 깊은 깊이에 대해서는 두 개의 농도 프로파일(①,②)이 원리적으로 유사한 형태를 가질 수 있다. 한편, 소자분리막(116) 내 에서 두 개의 농도 프로파일이 다르게 나타나는 것은 소자분리막(116) 내에 주입된 불순물은 열적 확산이 저하될 수 있기 때문이다.
도 5 내지 도 7은 본 발명의 제 2 실시예에 의한 반도체 소자의 제조방법을 나타내는 도면들이다. 제 2 실시예에 의한 반도체 소자는 셀 영역, 고전압 NMOS 영역, 저전압 PMOS 영역, 저전압 NMOS 영역 및 저전압 PMOS 영역을 포함할 수 있다.
도 5를 참조하면, 제 2 실시예에 의한 반도체 소자의 제조방법은 먼저 반도체 기판(200)에 산화막(202)을 형성할 수 있다. 산화막(202)은 고전압 소자용 산화막으로 기판상에 형성하는 일반적인 산화막보다 두껍게 형성할 수 있다. 예컨대 산화막(202)은 100nm 이상의 두께로 형성할 수 있다.
그리고, 산화막(202)이 형성된 반도체 기판(200)을 부분적으로 식각할 수 있다. 이를 위해 산화막(202) 상에 제 1 포토레지스트 패턴(211)을 형성할 수 있다. 제 1 포토레지스트 패턴(211)은 포토레지스트 물질을 반도체 기판(200)의 전면에 도포한 다음에 패터닝하여 형성할 수 있다. 제 1 포토레지스트 패턴(211)은 셀 영역(CELL)과, 저전압 NMOS 영역(LVN)과, 저전압 PMOS 영역(LVP) 및 고전압 NMOS 영역(HVN)을 노출시키는 형태를 가질 수 있다.
제 1 포토레지스트 패턴(211)을 마스크로 반도체 기판(200)을 부분적으로 식각한 다음에는 P형 불순물을 주입할 수 있다. P형 불순물의 주입은 제 1 포토레지스트 패턴(211)을 이온주입 마스크로 하여 시행할 수 있다.
이때, P형 불순물은 고전압 NMOS 영역(HVN)의 불순물 농도를 기준으로 하여 주입될 수 있다. 즉, 고전압 NMOS 영역(HVN)의 산화막 하단에서 불순물이 고농도를 가지도록 P형 불순물 주입을 할 수 있다.
도 6을 참조하면, P형 불순물을 주입한 다음에 제 1 포토레지스트 패턴(211)을 제거할 수 있다. 그리고, 제 2 포토레지스트 패턴(231)을 형성할 수 있다. 제 2 포토레지스트 패턴(231)은 셀 영역(CELL)과 고전압 PMOS 영역(HVP)을 노출시키는 패턴으로 형성될 수 있다.
이러한 제 2 포토레지스트 패턴(231)을 이온주입 마스크로 하여 DN웰(232,234)을 형성할 수 있다. 이때, 셀 영역(CELL)의 DN웰(232)은 미리 주입된 P웰(222)과 보상되어서 N형이 되도록 N형 불순물의 농도 및 에너지를 조절할 수 있다.
도 7을 참조하면, 제 2 포토레지스트 패턴(231)을 제거한 다음에 제 3 포토레지스트 패턴(241)을 형성할 수 있다. 제 3 포토레지스트 패턴(241)은 저전압 PMOS 영역(LVP)을 노출시키는 형태를 가질 수 있다.
그리고 제 3 포토레지스트 패턴(240)을 이온 주입 마스크로 하여 저전압 PMOS 영역(LVP)에 N웰(244)을 형성할 수 있다.
이처럼 제 2 실시예에서는 P웰(228)을 형성하는 공정과 산화막(202)을 부분식각하는 공정을 동일한 포토레지스트 패턴을 이용함으로써 마스크 공정을 줄일 수 있다. 또한 이 과정에서 고전압 NMOS 영역을 기준으로 이온 주입을 함으로써 고전압 소자의 동작 안정성을 가져올 수 있다.
도 8 내지 도 10은 본 발명의 제 3 실시예에 의한 반도체 소자 제조방법을 나타내는 도면들이다. 제 2 실시예에 의한 반도체 소자는 셀 영역(CELL), 저압 NMOS 영역(LVN),저전압 PMOS 영역(LVP), 고전압 NMOS 영역(HVN) 및 고전압 PMOS 영역(HVP)을 포함할 수 있다.
도 8을 참조하면, 제 3 실시예에 의한 반도체 소자 제조방법은 반도체 기판(300)에 산화막(302)을 형성할 수 있다. 산화막(302)은 기판에 형성되는 일반적인 산화막보다 두껍게 형성할 수 있다.
이어서 산화막(302)이 형성된 반도체 기판에 제 1 포토레지스트 패턴(311)을 형성할 수 있다. 제 1 포토레지스트 패턴(311)은 셀 영역(cell), 저전압 NMOS 영역(LVN), 고전압 NMOS 영역(HVN)의 산화막(302)을 노출시킬 수 있다.
그리고 제 1 포토레지스트 패턴(311)을 이온 주입 마스크로 하여 P형 불순물을 주입할 수 있다. 이때 P형 불순물을 주입하는 공정은 고전압 NMOS 영역(HVN)의 P웰(326)을 기준을 실시할 수 있다. 즉, 고전압 NMOS 영역(HVN)에서 고농도의 P형 불순물은 산화막(302) 하단을 중심으로 형성되도록 불순물 주입 공정을 시행할 수 있다.
도 9를 참조하면, 제 1 포토레지스트 패턴(311)을 제거한 다음에 제 2 포토레지스트 패턴(331)을 형성할 수 있다. 제 2 포토레지스트 패턴(331)은 저전압 PMOS 영역(LVN)을 노출시키는 패턴을 가질 수 있다.
이러한 제 2 포토레지스트 패턴(331)을 이온주입 마스크로 하여 N웰(334)을 형성할 수 있다.
도 10을 참조하면, 제 2 포토레지스트 패턴(331)을 제거하고, 제 3 포토레지 스트 패턴(341)을 형성할 수 있다. 제 3 포토레지스트 패턴(341)은 셀 영역(CELL)과, 고전압 PMOS 영역(HVN)을 노출시키는 패턴으로 형성될 수 있다.
이러한 제 3 포토레지스 패턴(341)을 이온 주입 마스크로 하여 DN웰(342,344)을 형성할 수 있다.
상술한 제 2 및 제 3 실시예들은 터널 산화막을 부분식각하는 공정과 P웰을 형성하기 위한 이온 주입 공정을 동일한 마스크를 이용하여 진행함으로써 전체적인 공정을 줄일 수 있다.
한편 본 발명은 상술한 실시 예들에 한정되지 않고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다.
도 1 내지 도 3은 제 1 실시예에 의한 반도체 소자 제조방법을 나타내는 도면들.
도 4는 제 1 실시예에 의한 P형 불순물의 도핑 농도 곡선을 나타내는 도면.
도 5 내지 도 7은 제 2 실시예에 의한 반도체 소자 제조방법을 나타내는 도면들.
도 8 내지 도 10은 제 3 실시예에 의한 반도체 소자 제조방법을 나타내는 도면들.

Claims (7)

  1. P형 반도체 기판에 셀 영역과 고전압 트랜지스터를 갖는 주변회로 영역을 정의하고,
    상기 셀 영역의 일정 영역과 상기 고전압 트랜지스터 영역의 소자분리막 및 상기 저전압 트랜지스터 영역을 노출시키는 포토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴을 이온주입 마스크로 하여 P형 불순물을 주입하되, 상기 P형 불순물의 최대 이온주입 깊이는 상기 고전압 트랜지스터 영역의 소자분리막 하부면에 인접하여 위치하도록 이온주입 공정을 수행하는 것을 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 P형 반도체 기판에 상기 소자분리막을 형성하는 것은
    상기 P형 반도체 기판의 셀 영역에 N웰을 형성하고,
    상기 P형 반도체 기판의 활성 영역을 정의하는 소자분리막을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 P형 불순물의 최대 이온주입 깊이는 상기 소자분리막과 접한 상기 반도체 기판에서 상기 반도체 기판의 수직 아래 방향으로 1000Å 범위 내에 형성되는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 고농도 영역은 불순물의 농도가 10e17/㎤ 이상인 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 P형 불순물 주입 공정은
    상기 P형 반도체 기판에 고전압 소자용 게이트 산화막을 형성하고,
    상기 포토레지스트 패턴에 노출된 영역의 상기 게이트 산화막을 일부 또는 전부를 제거하는 것을 더 포함하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 P형 불순물 주입 공정은 상기 고전압 트랜지스터 영역의 소자분리막 하부면에서부터의 도핑 농도곡선과 상기 셀 영역의 P웰 영역에 형성된 소자분리막 하부면에서부터의 도핑 농도곡선이 원리적으로 일치하도록 시행되는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 P형 불순물을 주입하는 공정은 상기 셀 영역에 P웰, 상기 고전압 트랜 지스터의 소자분리막 하부에 채널저지 영역 및 상기 저전압 트랜지스터에 P웰을 형성하는 반도체 소자의 제조방법.
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