KR20010038445A - 엘디디형 상보형 모스 트랜지스터 제조 방법 - Google Patents

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Abstract

상보형 모스 트랜지스터의 LDD 형성을 위한 이온 주입 공정에 의해 발생되는 필드 산화막 상부 게이트 폴리 구조에서의 폴리 피팅을 방지하기 위하여, 상보형 모스 트랜지스터의 LDD 형성을 위한 이온 주입 공정시 각각 P형 모스 트랜지스터와 N형 모스 트랜지스터로의 이온 주입을 방지하는 마스크 패턴이 필드 산화막 상부에서 일정 영역만큼 중첩되도록 하는 것으로, LDD 형성을 위한 선택적 이온 주입에 따른 필드 산화막 상부의 게이트 폴리에 형성된 캡 산화막의 일정 영역이 다른 영역에 비해 과다한 이온 주입 손상을 받는 것을 방지하여 측벽 스페이서 형성을 위한 식각시 게이트 폴리가 피팅이 되는 것을 방지 할 수 있으며, 게이트 폴리 상부에 균일한 실리사이드를 형성할 수 있어 낮은 콘택 저항을 유지할 수 있으므로 반도체 소자의 신뢰성을 향상시킬 뿐만 아니라 반도체 소자 제조 공정의 수율을 향상시킬 수 있다.

Description

엘디디형 상보형 모스 트랜지스터 제조 방법{METHOD FOR MANUFACTURING LDD TYPE CMOS TRANSISTOR}
본 발명은 엘디디(lightly doped drain, LDD)형 상보형 모스 트랜지스터를 제조하는 방법에 관한 것으로, 더욱 상세하게는 LDD 형성을 위한 이온 주입에 따른 테스트 게이트 폴리 구조에서의 폴리 피팅(pitting)을 방지하기 위한 LDD형 상보형 모스 트랜지스터를 제조하는 방법에 관한 것이다.
일반적으로 모스 트랜지스터는 반도체 기판에 형성된 소스/드레인 영역과 이 소스/드레인 영역이 형성된 기판 상에 산화막과 게이트 폴리가 형성된 구조를 가진다.
그리고, 모스 트랜지스터는 채널의 종류에 따라 N 모스 트랜지스터와 P 모스 트랜지스터로 나눌 수 있으며, 특히 상보형 모스 트랜지스터는 N 모스 트랜지스터와 P 모스 트랜지스터가 하나의 기판에 형성된 것이다.
최근 모스 트랜지스터에서 고성능 고집적의 소자를 추구하여 치수의 미세화가 진행되고 있지만 전원 전압은 그대로 유지하므로 모스 트랜지스터 내부의 전계 강도는 증대한다. 즉, 소자의 미세화에 따라 게이트 폭이 좁아짐에 따라 드레인으로 전계 집중이 일어난다. 그리고, 전계 집중에 따라 드레인 부근 공핍층의 캐리어는 이 고전계로부터 에너지를 얻어 핫 캐리어(hot carrier) 효과라고 하는 각종 악영향을 반도체 소자에 미친다.
따라서, 드레인 부근의 핫 캐리어 효과를 방지하기 위하여 드레인과 채널 사이에 저농도로 완만한 프로파일(profile)을 가진 저농도 소스/드레인 영역을 형성한 LDD 구조의 상보형 모스 트랜지스터가 대두되었다. 그리고, LDD 구조의 도입에 따라 전계를 낮추어 억제하고 또한 드레인 방향으로 확산하는 효과로 기판 전류의 발생이나 소자 열화를 감소시킬 수 있다.
이러한 상보형 모스 트랜지스터의 LDD 구조를 형성하는 일반적인 방법을 설명한다.
게이트 폴리가 형성된 P형 및 N형 모스 트랜지스터 영역을 포함하는 반도체 기판 상부면에 캡(cap) 산화막을 형성하고, 게이트 폴리를 마스크로 P형 및 N형 모스 트랜지스터 영역에 선택적으로 저농도의 N형 및 P형 불순물을 이온 주입하여 LDD 영역을 형성한다.
이후, 반도체 기판 상부 전면에 산화막을 형성하고, 산화막이 각 게이트 폴리 측벽에만 남도록 이방성 식각하여 측벽 스페이서를 형성한다. 그리고, 게이트 폴리와 측벽 스페이서를 마스크로 P형 및 N형 모스 트랜지스터 영역에 선택적으로 N형 및 P형 불순물을 고농도로 이온 주입하여 소스/드레인 영역을 형성한다.
그러나, 이와 같은 상보형 모스 트랜지스터의 LDD 구조를 형성하는 데 있어서 게이트 폴리를 마스크로 P형 및 N형 모스 트랜지스터 영역에 저농도의 N형 및 P형 불순물을 선택적으로 이온 주입하기 위하여 각각 N형 모스 트랜지스터 영역과 P형 모스 트랜지스터 영역으로의 이온 주입을 방지하는 마스크 패턴을 이용하게 되는 데, 종래에는 도 1에서와 같이 각각의 마스크 패턴(M1, M2)이 필드 산화막 상부에서 접하는 경계면이 서로 일치하도록 하고 있다. 즉, 각 마스크 패턴(M1, M2)이 서로 반대 위상을 가지도록 하였다.
따라서, 이 경계면의 캡 산화막은 다른 영역에 비하여 이온 주입을 2배로 맞기 때문에 캡 산화막의 손상이 심하게 되어서 게이트 폴리의 측벽 스페이서를 형성하기 위한 후속 산화막의 식각시 게이트 폴리에 대한 산화막의 식각 선택비가 높지 않은 조건이면 각 마스크 패턴(M1, M2) 경계면에서의 게이트 폴리가 피팅(pitting)되는 현상이 발생하게 된다.
그리고, 콘택 저항 저감을 위한 실리사이드 형성 공정에서 게이트 폴리 피팅이 발생된 영역에는 실리사이드가 형성되지 않기 때문에 콘택 저항이 높게 되어 반도체 소자의 신뢰성을 저하시키며, 반도체 소자 제조 공정의 수율을 저감시키게 된다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 상보형 모스 트랜지스터의 LDD 형성을 위한 이온 주입 공정에 의해 발생되는 필드 산화막 상부 게이트 폴리 구조에서의 폴리 피팅을 방지하는 데 있다.
도 1은 종래 엘디디형 상보형 모스 트랜지스터를 제조하는 공정의 일 부분을 도시한 단면도이고,
도 2a 내지 도 2c는 본 발명의 일 실시예에 따라 엘디디형 상보형 모스 트랜지스터를 제조하는 방법을 개략적으로 도시한 공정도이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 상보형 모스 트랜지스터의 LDD 형성을 위한 이온 주입 공정시 각각 P형 모스 트랜지스터와 N형 모스 트랜지스터로의 이온 주입을 방지하는 마스크 패턴의 경계면이 서로 중첩되도록 하는 것을 특징으로 한다.
상기 P형 모스 트랜지스터와 N형 모스 트랜지스터로의 이온 주입을 방지하는 일측 마스크 패턴의 폭이 다른 마스크의 폭보다 일정량 만큼 크게 하거나 서로 반대 위상을 가지는 각 마스크 패턴의 폭을 일정량 만큼 크게 형성하여 일정 영역이 서로 중첩되도록 하는 것이 바람직하다.
상기 P형 모스 트랜지스터와 N형 모스 트랜지스터로의 이온 주입 방지를 위한 각 마스크 패턴이 필드 산화막 상부에 형성된 게이트 폴리 구조를 완전히 마스킹하도록 하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따라 LDD형 상보형 모스 트랜지스터를 제조하는 방법을 설명한다.
먼저 도 2a에 도시한 바와 같이, 반도체 기판(10)에 LOCOS(local oxidation of silicon) 공정이나 STI(shallow trench isolation) 공정에 의해 필드 산화막(11)을 형성하여 반도체 소자가 형성될 활성 영역을 정의한다. 그리고, 각 정의된 활성 영역에 선택적으로 불순물을 이온 주입하여 P웰 및 N웰을 형성함으로써 P형 모스 트랜지스터 영역과 N형 모스 트랜지스터를 형성한다. 이후, 반도체 기판(10)을 열산화하여 P형 및 N형 모스 트랜지스터 영역에 게이트 산화막(12)을 성장시키고 그 상부에 폴리 실리콘을 증착한 다음, 폴리 실리콘과 게이트 산화막(12)을 패터닝하여 게이트 산화막(12)과 게이트 폴리(13)를 포함한 게이트 전극을 형성한다. 이때, 게이트 폴리(13)는 P형 모스 트랜지스터 영역, N형 모스 트랜지스터 영역 및 필드 산화막(11) 상부에 형성된다. 그리고, 각 게이트 폴리(13)를 포함한 반도체 기판(10) 표면에 캡 산화막(14)을 형성한다.
이후, 반도체 기판(10)의 N형 모스 트랜지스터 영역으로의 이온 주입을 방지하는 마스크 패턴(M11)을 형성하고, 저농도의 N형 불순물을 이온 주입(I11)하여 P형 모스 트랜지스터 영역의 게이트 폴리에서 필드 산화막(11) 사이의 반도체 기판에 N형의 LDD 영역(15)을 형성한다.
그 다음 도 2b에 도시한 바와 같이, N형 모스 트랜지스터 상부의 마스크 패턴을 제거하고, P형 모스 트랜지스터 영역으로의 이온 주입을 방지하는 마스크 패턴(M12)을 형성한 후 저농도의 P형 불순물을 이온 주입(I12)하여 N형 모스 트랜지스터 영역의 게이트 폴리에서 필드 산화막(11) 사이의 반도체 기판에 P형의 LDD 영역(16)을 형성한다. 이때, 마스크 패턴(M12)은 종래와는 달리 필드 산화막(11) 상부에서 마스크 패턴(M11)과의 경계면이 서로 중첩되도록 형성한다. 즉, 종래 마스크 패턴(M11, M12)들이 서로 반대 위상을 가지도록 한 것과는 달리 각 마스크 패턴(M11, M12)의 폭을 크게 하거나 하나의 마스크 패턴이 다른 마스크 패턴보다 일정 폭 만큼 크게 하며 그 경계면이 중첩되도록 하며, 바람직하게는 각 마스크 패턴(M11, M12)이 필드 산화막(11) 상부의 게이트 폴리를 완전히 마스킹하도록 하는 것이 바람직하다. 따라서, P형 LDD 영역(16)과 N형의 LDD 영역(15)을 형성하기 위한 선택적 이온 주입에 따라 필드 산화막(11) 상부의 게이트 폴리에서 다른 영역에 비해 많은 손상을 받는 캡 산화막(14) 영역을 제거할 수 있다.
그 다음 도 3c에 도시한 바와 같이, 반도체 기판(10) 전면에 산화막을 증착한 후, 캡 산화막을 포함한 산화막이 각 게이트 폴리(13) 측벽에만 남도록 이방성 식각하여 측벽 스페이서(16)를 형성한다. 이때, 종래와는 달리 필드 산화막(11) 상부의 게이트 폴리에서 다른 영역에 비해 과다한 이온 주입 손상을 받은 캡 산화막 영역이 존재하지 않으므로 측벽 스페이서(16) 식각시 폴리에 대한 산화막의 식각 선택비가 높지 않아도 게이트 폴리가 피팅되는 현상을 방지할 수 있게 된다.
이후, P형 모스 트랜지스터와 N형 모스 트랜지스터 영역에 선택적으로 고농도의 N형 불순물과 P형 불순물을 이온 주입하여 각각 N형 소스/드레인(17)과 P형 소스/드레인(18)을 형성함으로써 P형 모스 트랜지스터와 N형 모스 트랜지스터가 동시에 형성된 상보형 모스 트랜지스터를 형성한다.
이와 같이 본 발명은 상보형 모스 트랜지스터의 LDD 형성을 위한 선택적 이온 주입 공정에서 각각 P형 모스 트랜지스터와 N형 모스 트랜지스터로부의 이온 주입을 방지하는 마스크 패턴을 그 경계면이 서로 중첩되도록 형성함으로써 LDD 형성을 위한 선택적 이온 주입에 따른 필드 산화막 상부의 게이트 폴리 피팅을 방지 할 수 있으며, 게이트 폴리 상부에 균일한 실리사이드를 형성할 수 있으므로 낮은 콘택 저항을 유지할 수 있어 반도체 소자의 신뢰성을 향상시킬 뿐만 아니라 반도체 소자 제조 공정의 수율을 향상시킬 수 있다.

Claims (4)

  1. 필드 산화막, 게이트 산화막, 게이트 폴리 및 캡 산화막을 포함하는 반도체 기판의 각 모스 트랜지스터에 서로 반대 위상을 가지는 마스크 패턴을 이용하여 각각 서로 다른 저농도의 불순물을 선택적으로 이온주입하여 LDD 영역을 형성하고, 상기 게이트 폴리에 측벽 스페이서를 형성한 후 각 모스 트랜지스터에 각각 서로 다른 고농도의 불순물을 선택적으로 이온 주입하여 소스/드레인 영역을 형성하는 LDD형 상보형 모스 트랜지스터를 제조하는 방법에 있어서,
    상기 각 마스크 패턴이 상기 필드 산화막 상부에서 일정 영역 서로 중첩되도록 형성하는 것을 특징으로 하는 LDD형 상보형 모스 트랜지스터 제조 방법.
  2. 제 1 항에 있어서, 상기 서로 반대 위상을 가지는 각각의 마스크 패턴 폭을 일정량 만큼 크게 형성하는 LDD형 상보형 모스 트랜지스터 제조 방법.
  3. 제 2 항에 있어서, 상기 마스크 패턴 중 일측 패턴의 폭만을 일정량 만큼 크게 형성하는 LDD형 상보형 모스 트랜지스터 제조 방법.
  4. 제 1 항에 있어서, 상기 각 마스크 패턴이 필드 산화가 상부의 게이트 폴리를 완전히 마스킹하도록 하는 LDD형 상보형 모스 트랜지스터 제조 방법.
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WO2014011641A1 (en) * 2012-07-09 2014-01-16 Texas Instruments Incorporated Polycrystalline silicon e-fuse and resistor fabrication in a metal replacement gate process

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