KR100235957B1 - 반도체소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조 방법에 관한 것으로서, MOS FET에서 게이트전극 하부의 반도체기판에 형성되는 채널의 Vt 조절용 불순물 농도를 채널의 양측 부분을 다른 채널 영역에 비해 높게 형성하여 짧은 채널을 갖는 MOS FET 에서의 짧은 채널 효과를 방지하였으므로, 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자 및 그 제조방법
제1도는 종래 기술에 따른 반도체소자의 단면도.
제2a도 내지 제2g도는 본 발명에 따른 반도체소자의 제조공정도.
제3도는 종래와 본 발명에 따른 반도체소자의 채널 길이에 따른 문턱전압의 그래프.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 12 : 소자분리 산화막
14 : 게이트 산화막 16 : 다결정 실리콘층
18 : 절연막 20 : 감광막 패턴
22 : 소오스/드레인 영역 24 : 스페이서
본 발명은 반도체소자 및 그 제조방버에 관한 것으로서, 특히 스위칭 소자로 사용되는 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effet trnasistor; 이하 MOS FET라 칭함)의 채널 영역의 외곽 부분에만 채널 영역과 같은 도전형의 불순물 농도를 증가시켜 짧은 채널 효과를 방지하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자 및 그 제조방법에 관한 것이다.
일반적으로 P 또는 N형 반도체기판에 N 또는 P형 불순물로 형성되는 PN 접합은 불순물을 반도체기판에 이온주입한 후, 열처리로 활성화시켜 확산영역을 형성한다. 따라서 채널이 폭이 감소된 반도체소자에서는 확산영역으로 부터의 확산에 의한 숏채널 효과(short channel effect)를 방지하기 위하여 접합깊이를 얕게 형성하여야 한다.
제1도를 참조하여 종래 기술에 따른 반도체소자의 제조 방법에 관하여 살펴보면 다음과 같다.
먼저, 실리콘 웨이퍼로된 N형 반도체 기판(10)상에 소자분리막(12)을 형성하고, 상기 반도체기판(10)과 동일한 도전형의 불순물을 반도체기판(10)에 이온주입하여 채널 영역의 불순물 농도를 증가시켜 숏채널 효과를 방지한다.
그다음 상기 반도체기판(10)상에 게이트 산화막(14)을 형성하고, 상기 게이트 산화막(14)상에 다결정 실리콘층(16) 패턴으로된 게이트전극을 형성한 후, 그 양측의 반도체기판(10)에는 엘.디.디(Light Doped Drain; 이하 LDD라 칭함) 구조의 소오스/드레인 영역(22)을 형성하며, 상기 다결정 실리콘층(16) 패턴의 측벽에는 절연 스페이서(24)를 형성한다.
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 소자가 고집적화되어 MOS FET의 채널 길이가 짧아짐에 따라 문턱전압(Threshold Voltage; Vt)도 따라서 감소하는 짧은 채널 효과가 발생하여 소자의 고집적화르 저해한다.
이러한 MOS FET에서 제2도에 도시되어 있는 바와 같이, Vt가 어느정도 이하인 짧은 채널 FET에서는 소오스/드레인 영역간에 누설 전류가 흐르게 되어 소비 전력이 증가하거나, 원하지 않는 동작을 유발하게 되며, 이를 방지하기 위하여 반도체기판의 불순물 농도룰 증가시켜야 하고, 게이트 절연막의 두께를 얇게 하여야 한다.
그러나 반도체기판의 불순물 농도의 증가는 누설 전류를 증가시키고 접합 파괴 전압을 감소시켜 고전압 동작을 저하시키며, 고온-다습 및 고전압 상태에서 소자의 신뢰성을 검사하는 번인(Burn-in)테스트 시의 전압을 증가시키기 어려워 소자의 생산성을 저하시키는 문제점이 있다.
또한 게이트 절연막이 얇아짐에 따라 사용되는 전압도 5V, 3.3V, 2.5V등으로 계속 줄어들어야 하므로 소자의 개발에 부담을 주는 다른 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 채널 영역의 소오스/드레인 여역측 일부만 불순물 농도를 증가시켜 짧은 채널 효과를 방지하여 공정수율 및 소자 동작의 신뢰성을 향상 시킬 수 있는 반도체소자를 제공함에 있다.
본 발명의 다른 목적은 게이트전극의 상측에 그 보다 작은 절연막 패턴을 형성하고, 이를 마스크로 Vt 조절용 불순물을 채널 영역의 외곽 부분에만 주입하여 짧은 채널 효과를 방지할 수 있는 반도체소자의 제조방법을 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체소자는, 반도체기판상에 게이트 절연막, 게이트 전극과 소오스/드레인 영역이 구비되는 반도체소자에 있어서, 상기 게이트전극 하부의 소오스/드레인 영역 사이의 채널 영역중 상기 소오스/드레인 영역 측의 채널 영역에 위치한 Vt 조절용 불순물 농도가 채널 영역의 다른 부분 보다 높게 형성되는 것을 특징으로 한다.
상기한 다른 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은, 반도체기판상에 게이트 절연막을 형성하는 공정과, 상기 구조의 전표면에 도전층, 절연막을 적층하는 공정과, 상기 절연막 상에 게이트전극 패턴닝용 감광막 패턴을 형성하는 공정과, 상기 감광막 패턴을 마스크로하여 상기 절연막을 습식식각하여 상기 감광막 패턴의 하부로 언더컷을 구비하는 공정과, 상기 감광막 패턴을 마스크로 하여 상기 도전층을 패터닝하여 게이트전극을 형성하되, 그 폭이 절연막 패턴 보다 크게 형성하는 공정과, 상기 감광막 패턴을 제거하고 상기 반도체기판과 동일한 도전형의 불순물로 이온주입하여 상기 게이트전극 양단 하부의 반도체기판에 Vt 조절용 불순물 농도가 채널의 중앙 부분 보다 높은 불순물 영역을 형성하는 공정과, 상기 절연막 패턴을 제거하는 공정을 구비하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체소자 및 그 제조 방법에 관하여 첨부 도면을 참고하여 상세히 설명한다.
제2a도 내지 제2g도는 본발명에 따른 반도체소자의 제조공정도로서, 제21g도가 최종 소자이므로 제조방법과 구조를 함께 설명한다.
먼저, 종래의 제조 방법에서와 같이, 반도체기판(10)에서 소자분리 영역으로 예정되어 있는 부분에 소자분리 산화막(12)을 형성하고, 상기 반도체기판(10)과 동일한 도전형의 불순물을 이온주입하여 Vt를 조절한다.
(제2a도 참조)
그다음 상기 반도체기판(10)상에 게이트 산화막(14)을 형성하고, 상기 구조의 전표면에 다결정 실리콘층(16)을 형성하고, (제2b도 참도),
상기 다결정 실리콘층(16)상에 상기 다결정 실리콘층(16)과는 식각비가 다른 절연재질, 예를 들어 산화막이나 질화막으로된 절연막(18)을 형성한 후, 상기 절연막(18)상에 게이트전극 패턴닝 마스크인 감광막 패턴(20)을 형성하고 이를 마스크로 절연막(18)을 건식식각하여 제거한다.(제2c도 참조)
그후, 상기 절연막(18)의 측면을 습식 식각 방법으로 식각하여 감광막 패턴(20)의 하부에 언더컷이 지도록 한 후, (제2d도 참조),상기 감광막 패턴(20)을 마스크로 상기 다결정 실리콘층(16)을 패터닝하여 다결정실리콘층(16) 패턴으로된 게이트전극을 형성한다.(제2e도 참조)
그다음 상기 감광막 패턴(18)을 제거하고, 평균 깊이가 게이트 산화막(14)밑의 접합 경계면(Junction Boundary)정도가 되도록 채널 영역과 같은 종류의 불순물을 이온 주입하면 상부에 절연막(18) 팬턴이 존재하는 채널영역에는 절연막(18)이 보호 역할을 하여 불순물이 주입되지 않아 불순물 농도를 상대적으로 채널 영역의 외곽에 비해 낮게 형성된다.(제2f도 참조)
그다음 상기 다결정 실리콘층(16)패턴 양측의 반도체기판(10)에 LDD 구조의 소오스/드레인 영역(22)을 형성하고, 상기 다결정 실리콘층(10) 패턴의 측벽에는 절연 스페이서(24)를 형성하여 MOS FET를 완성한다.(제2g도 참조)
상기에서는 게이트 절연막을 산화막으로만 언급하였으나, 소자가 고집적화되어 게이트 절연막의 두께가 감소됨에 따라 다른 절연막, 예를 들어 질화막을 사용할 수도 있으며, 다결정 실리콘층 패턴만을 게이트 전극을 사용하였으나, 금속 실리사이드층과의 적층 구조인 폴리사이드 구조로 형성할 수도 있다.
상기와 같이 채널 영역의 에지 부분이 다른 부분 보다 Vt 조절용 불순물 이온 농도가 높게 형성되 MOS FET는 본 발명자의 실험 결과에 따르면, 제3도에 도시되어 있는 바와 같이, 짧은 채널 길이에서의 Vt 감소가 줄어든다.
또한 NMOS와 PMOS를 구분하는 별도이 이온주입 마스크를 사용하면, CMOS 공정에도 본 발명의 사상을 적용할 수 있으며, 상기의 이온주입 마스크로는 소오스/드레인 영역 형성을 위한 마스크를 겸용으로 사용할 수 있어 별도의 마스크 제작의 부담이 줄어든다. 즉 NOMS의 경우는 N+소오스/드레인 영역용 마스크를 이용하고, PMOS는 P+ 소오스/드레인 영역용 마스크를 이용하면 된다.
CMOS 공정에서의 다른 방법으로는 NMOS 와 PMOS의 게이트전극 패터닝을 각각 따로 실시하는 것이다. 즉 절연막을 먼저 패턴닝하고, NMOS 게이트전극의 패턴닝 및 Vt용 불순물 이온주입까지를 진행하고, PMOS 공정을 진행하면 된다.
제3도에서 볼 수 있는 바와 같이, 본 발명에 의하면 긴 채널을 가지는 MOS FET에서는 Vt가 종래의 경우 보다 더 낮아지지만 짧은 채널의 경우에는 Vt변화가 거의 일어나지 않는다.
여기서 긴 채널 MOS FET는 Vt가 상대적으로 낮아도 소오스/드레인 영역간의 거리가 멀기 때문에 두 단자간에 흐르는 누설 전류가 무시할 정도로 작다. 이렇게 낮아진 Vf를 갖는 긴 채널 MOS FET는 예민한 감도를 필요로 하는 회로에 사용이 가능하게 되고 상대적으로 높은 Vt를 갖는 짧은 채널 MOS FET는 많은 전류를 필요로 하는 회로에 사용될 수 있다.
그리고, 본 발명의 실시예는 게이트전극의 문턱전압 및 길이에 상관없이 적용할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자 및 그 제조방법은 MOS FET에서 게이트전극 하부의 반도체기판에 형성되는 채널의 Vt조절용 불순물 농도를 채널의 양측 부분을 다른 채널 영역에 비해 높게 형성하여 짧은 채널을 갖는 MOS FET 에서의 짧은 채널 효과를 방지하였으므로, 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (3)

  1. 반도체기판상에 게이트 절연막, 게이트 전극과 소오스/드레인 영역이 구비되는 반도체소자에 있어서, 상기 게이트전극 하부의 소오스/드레인 영역 사이의 채널 영역중 상기 소오스/드레인 영역 측의 채널 영역에 위치한 Vt 조절용 불순물 농도가 채널 영역의 다른 부분 보다 높게 형성되는 것을 특징으로하는 반도체 소자.
  2. 반도체기판상에 게이트 절연막을 형성하는 공정과, 상기 구조의 전표면에 도전층, 절연막을 적층하는 공정과, 상기 절연막 상에 게이트전극 패터닝용 감광막 패턴을 형성하는 공정과, 상기 감광막 패턴을 마스크로하여 상기 절연막을 습식식각하여 상기 감광막 팬턴의 하부로 언더컷을 구비하는 공정과, 상기 감광막 패턴을 마스크로 하여 상기 도전층을 패터닝하여 게이트전극을 형성하되, 그 폭이 절연막 패턴 보다 크게 형성하는 공정과, 상기 감광막 패턴을 제거하고 상기 반도체기판과 동일한 도전형의 불순물로 이온주입하여 상기 게이트전극 양단 하부의 반도체기판에 Vt 조절용 불순물 농도가 채널의 중앙 부준 보다 높은 불순물영역을 형성하는 공정과, 상기 절연막 패턴을 제거하는 공정을 구비하는 반도체소자의 제조방법.
  3. 제2항에 있어서, 상기 절연막을 산화막 또는 질화막으로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
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