KR101016343B1 - 게이트 전극과 소오스 드레인 접합의 중첩 면적이 감소된트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 게이트 전극과 소오스, 드레인 접합의 중첩 면적을 감소시켜 소자의 특성 저하를 방지할 수 있는 트랜지스터 및 그 제조 방법에 관한 것으로, 반도체 기판 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트 전극; 상기 게이트 전극과 동일한 물질로 형성되나 그 내부에 절연물을 이루는 이온이 주입되어 상기 게이트 전극의 측면과 접하고 상기 게이트 절연막과 저면이 접하는 중첩방지 절연막; 및 상기 게이트 전극 양단의 상기 반도체 기판 내에 형성되며 그 각각의 일단부가 상기 게이트 전극과 상기 중첩방지 절연막의 경계면과 접하는 소오스, 드레인 접합을 포함하는 트랜지스터 및 그 제조 방법을 제공한다.
트랜지스터, 게이트 전극, 소오스, 드레인, 중첩, 이온주입
Description
도 1a 내지 도 1j는 종래 기술에 따른 트랜지스터 제조 공정 단면도
도 2a 내지 도 2k는 본 발명의 일실시예에 따른 트랜지스터 제조 공정 단면도
도 3은 본 발명에 따른 트랜지스터 구조를 보이는 단면도.
* 도면의 주요 부분에 대한 도면 부호의 설명
20: 실리콘 기판 21: 웰
22: 절연막 23: 전도막
23A: 제1 게이트 전극 22A: 게이트 절연막
24, 26: 산화막 25: 저농도 소오스, 드레인 접합
23C: 중첩 방지 절연막 23B: 제2 게이트 전극
24A, 26A: 스페이서 27: 고농도 소오스, 드레인 접합
본 발명은 MOS(Metal Oxide Semiconductor) 트랜지스터에 관한 것으로 통상의 MOS 트랜지스터에서 문제가 되는 게이트 오버랩 캐패시턴스(gate overlap capacitance)의 억제와 핫 캐리어(hot carrier)의 발생을 억제할 수 있는 MOS 트랜지스터 및 그 제조 방법에 관한 것이다.
MOS 트랜지스터는 산화막에 의하여 전기적으로 절연된 게이트(gate) 즉 제어 목적으로 쓰이는 전극에 전압을 걸어 전류의 통로를 제어하는 전계효과 트랜지스터(Field Effect Transistor)이다. 제조공정이 비교적 간단하고 전력소비가 적어서 대규모 집적에 적합하다. 처음에는 제조하기가 쉽다는 점에서 N형 실리콘을 기판으로 사용하는 PMOS형이 사용되었으나 동작속도가 느리기 때문에, 보다 고속인 NMOS형이 채용되기 시작하였다. 한편, VLSI(Very Large Scale Integrated Circuit)급 이상에서는 NMOS형이라 해도 전력소비가 많으므로, 이들을 조합한 형태의 보다 고속이고 전력소비가 적은 CMOS(Complementary MOS)형이 주류를 이루고 있다.
도 1a 내지 도 1j를 참조하여 종래 기술에 따른 MOS 트랜지스터 제조 방법을 설명한다.
먼저 도 1a에 도시한 바와 같이, 실리콘 기판(10) 상에 웰(Well) 형성용 마스크(M1)를 형성하여 웰 영역을 정의한다.
다음으로 도 1b에 도시한 바와 같이, 웰 형성용 마스크(M1)를 이온주입 차단막으로 이용하여 실리콘 기판(10) 내에 이온을 주입해서 웰(11)을 형성한다.
이어서 도 1c에 도시한 바와 같이, 웰 형성용 마스크(M1)를 제거하고 웰(11)이 형성된 실리콘 기판(10) 상에 절연막(12) 및 전도막(13)을 차례로 형성한다.
다음으로 도 1d에 도시한 바와 같이, 전도막(13) 상에 게이트 전극용 마스크(M2)를 형성한다. 상기 게이트 전극용 마스크(M2)는 게이트 전극 형상을 정의하는 마스크로서, 통상 포토레지스트(photoresist)로 형성된다.
이어서 도 1e에 도시한 바와 같이, 게이트 전극용 마스크(M2)를 식각마스크로 이용하여 전도막(13) 및 절연막(12)을 식각해서 게이트 전극(13A) 및 게이트 절연막(12A)을 형성한다.
이하 설명될 도 1f 내지 도 1j에서는 도면의 간략화를 위해 실리콘 기판(10)은 웰(11) 부분만이 표현되었다.
다음으로 도 1f에 도시한 바와 같이, 게이트 전극용 마스크(M2)를 제거한 후, 산화 공정을 실시하여 웰(11) 표면(실리콘 기판(10) 표면), 게이트 전극(13A) 및 게이트 절연막(12A) 표면에 제1 산화막(14)을 형성한다.
이어서 도 1g에 도시한 바와 같이, 이온주입 공정을 실시하여 게이트 전극(13A) 양단의 웰(11) 내에 저농도 소오스, 드레인 접합(15)을 형성한다.
다음으로 도 1h에 도시한 바와 같이, 게이트 전극(13A) 형상을 따라 제1 산화막(14) 상에 제2 산화막(16)을 형성한다. 상기 제2 산화막(16)은 다중막으로 형성될 수도 있다.
이어서 도 1i에 도시한 바와 같이, 제2 산화막(16) 및 제1 산화막(14)을 식각하여 제1 스페이서(14A) 및 제2 스페이서(16A)를 형성한다.
다음으로 도 1j에 도시한 바와 같이, 이온주입 공정을 실시하여 고농도 소오스, 드레인 접합(17)을 형성한다.
전술한 과정에 따라 형성된 종래의 MOS 트랜지스터는, 도 1j의 'A' 부분에 보이는 바와 같이 게이트 전극(13A)과 저농도 소오스, 드레인 접합(15)이 상당한 면적으로 중첩되어 소자 동작에 불필요한 캐패시턴스가 유발된다. 이에 따라 소자의 속도 저하와 핫 캐리어 발생에 의한 게이트 절연막(12A)의 신뢰성 열화 및 문턱 전압 저하의 문제점이 발생한다.
상기와 같은 문제점을 해결하기 위한 본 발명은 게이트 전극과 소오스, 드레인 접합의 중첩 면적을 감소시켜 소자의 특성 저하를 방지할 수 있는 트랜지스터 및 그 제조 방법을 제공하는데 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 게이트 절연막 및 게이트 전극을 형성하는 단계; 상기 게이트 전극 양단의 상기 반도체 기판 내에 소오스, 드레인 접합을 형성하는 단계; 및 상기 게이트 전극 표면에 절연막 형성을 위한 불순물을 이온주입해서 그 표면이 중첩방지 절연막을 형성하여, 상기 게이트 전극과 상기 소오스, 드레인 접합 사이의 중첩 면적을 감소시키는 단계를 포함하는 트랜지스터 제조 방법을 제공한다.
또한 상기와 같은 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 게이트 절연막 및 제1 게이트 전극을 형성하는 단계; 상기 제1 게이트 전극 양단의 상기 반도체 기판 내에 소오스, 드레인 접합을 형성하여, 상기 제1 게이트 전극과 상기 소오스, 드레인 접합 간의 제1 중첩 면적을 얻는 단계; 및 상기 제1 게이트 전극 표면에 절연막 형성을 위한 불순물을 이온주입해서 중첩방지 절연막을 형성함으로써, 그 표면이 상기 중첩방지 절연막에 의해 둘러싸인 제2 게이트 전극을 형성하고, 상기 제1 중첩 면적보다 감소된 상기 제2 게이트 전극과 상기 소오스, 드레인 접합 사이의 제2 중첩 면적을 얻는 단계를 포함하는 트랜지스터 제조 방법을 제공한다.
또한 상기와 같은 목적을 달성하기 위한 본 발명은, 반도체 기판 내에 웰을 형성하는 단계; 상기 웰 상에 게이트 절연막 및 제1 게이트 전극을 형성하는 단계; 게이트 절연막 및 제1 게이트 전극을 포함한 상기 반도체 기판 상에 제1 산화막을 형성하는 단계; 상기 제1 게이트 전극 양단의 상기 웰 내에 소오스, 드레인 접합을 형성하여, 상기 제1 게이트 전극과 상기 소오스, 드레인 접합 간의 제1 중첩 면적을 얻는 단계; 상기 제1 게이트 전극 표면에 절연막 형성을 위한 불순물을 이온주입해서 중첩방지 절연막을 형성함으로써 그 표면이 중첩방지 절연막에 의해 둘러싸인 제2 게이트 전극을 형성하고, 상기 제1 중첩 면적보다 감소된 상기 제2 게이트 전극과 상기 소오스, 드레인 접합 사이의 제2 중첩 면적을 얻는 단계; 상기 제1 산 화막 상에 제2 산화막을 형성하는 단계; 상기 제2 게이트 전극 및 상기 중첩방지 절연막 상부 표면이 노출될 때까지 상기 제2 산화막 및 제1 산화막을 식각하여 상기 중첩방지 절연막 측벽에 스페이서를 형성하는 단계; 및 상기 제2 게이트 전극, 상기 중첩방지 절연막 및 상기 스페이서를 이온주입 차단막으로 이용하는 상기 이온주입 공정을 실시하여, 상기 반도체 기판 내에 상기 저농도 소오스, 드레인 접합과 연결되는 고농도 소오스, 드레인 접합을 형성하는 단계를 포함하는 트랜지스터 제조 방법을 제공한다.
또한 상기와 같은 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 게이트 전극; 상기 게이트 전극과 동일한 물질로 형성되나 그 내부에 절연물을 이루는 이온이 주입되어 상기 게이트 전극의 측면과 접하고 상기 게이트 절연막과 저면이 접하는 중첩방지 절연막; 및 상기 게이트 전극 양단의 상기 반도체 기판 내에 형성되며 그 각각의 일단부가 상기 게이트 전극과 상기 중첩방지 절연막의 경계면과 접하는 소오스, 드레인 접합을 포함하는 트랜지스터를 제공한다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 2a 내지 도 2k를 참조하여 본 발명의 실시예에 따른 MOS 트랜지스터 제조 방법을 설명한다.
먼저 도 2a에 도시한 바와 같이, 실리콘 기판(20) 등의 반도체 기판 상에 웰(Well) 형성용 마스크(M1)를 형성하여 웰 영역을 정의한다.
다음으로 도 2b에 도시한 바와 같이, 웰 형성용 마스크(M1)를 이온주입 차단막으로 이용하여 실리콘 기판(20) 내에 이온을 주입해서 웰(21)을 형성한다.
이어서 도 2c에 도시한 바와 같이, 웰 형성용 마스크(M1)를 제거하고 웰(21)이 형성된 실리콘 기판(20) 상에 절연막(22) 및 전도막(23)을 차례로 형성한다.
다음으로 도 2d에 도시한 바와 같이, 전도막(23) 상에 게이트 전극용 마스크(M2)를 형성한다. 상기 게이트 전극용 마스크(M2)는 게이트 전극 형상을 정의하는 마스크로서, 포토레지스트(photoresist)로 형성한다.
이어서 도 2e에 도시한 바와 같이, 게이트 전극용 마스크(M2)를 식각마스크로 이용하여 전도막(23) 및 절연막(22)을 식각해서 제1 게이트 전극(23A) 및 게이트 절연막(22A)을 형성한다.
이하 설명될 도 2f 내지 도 2k에서는 도면의 간략화를 위해 실리콘 기판(20)은 않고 웰(21) 부분만이 표현되었다.
다음으로 도 2f에 도시한 바와 같이, 게이트 전극용 마스크(M2)를 제거한 후, 산화 공정을 실시하여 웰(21) 표면(실리콘 기판(20) 표면), 제1 게이트 전극(23A) 및 게이트 절연막(22A) 표면에 제1 산화막(24)을 형성한다.
이어서 도 2g에 도시한 바와 같이, 이온주입 공정을 실시하여 제1 게이트 전극(23A) 양단의 웰(21) 내에 저농도 소오스, 드레인 접합(25)을 형성하여 상기 제1 게이트 전극(23A)과 저농도 소오스, 드레인 접합(25)의 중첩 면적이 'A1'이 되도록 한다.
다음으로 도 2h에 도시한 바와 같이, 경사 이온주입으로 제1 게이트 전극(23A) 표면에 절연막 형성을 위한 산소 또는 질소 등의 불순물을 이온주입해서 그 표면이 중첩방지 절연막(23C)에 의해 둘러싸인 제2 게이트 전극(23B)을 형성함으로써 상기 제2 게이트 전극(23B)과 저농도 소오스, 드레인 접합(25)의 중첩 면적이 'A2'가 되도록 한다. 상기 절연막(23C)의 형성에 의해 제2 게이트 전극(23B)과 저농도 소오스, 드레인 접합(25)의 중첩 면적 'A2'는 제1 게이트 전극(23A)과 저농도 소오스, 드레인 접합(25)의 중첩 면적 'A1' 보다 작아지게게 된다. 최적의 조건에서는 제2 게이트 전극(23B)과 저농도 소오스, 드레인 접합(25)이 중첩되지 않을 수도 있다. 한편, 상기 이온주입을 비스듬하게 실시하는 이유는 제1 게이트 전극(23A) 측면에 불순물이 주입되지 않는 것을 방지하기 위해서이다.
다음으로 도 2i에 도시한 바와 같이, 게이트 전극(23A) 형상을 따라 제1 산화막(24) 상에 제2 산화막(26)을 형성한다. 상기 제2 산화막(26)은 다중막으로 형성될 수도 있다.
이어서 도 2j에 도시한 바와 같이, 상기 제2 게이트 전극(23B) 및 상기 중첩방지 절연막(23C) 상부 표면이 노출될 때까지 제2 산화막(26) 및 제1 산화막(24)을 식각하여 제1 스페이서(24A) 및 제2 스페이서(26A)를 형성한다.
다음으로 도 2k에 도시한 바와 같이, 상기 제2 게이트 전극(23B), 상기 중첩방지 절연막(23C), 제1 스페이서(24A) 및 제2 스페이서(26A)를 이온주입 차단막으로 이용하는 상기 이온주입 공정을 실시하여, 상기 웰(21) 내에 상기 저농도 소오스, 드레인 접합(25)과 연결되는 고농도 소오스, 드레인 접합(27)을 형성한다.
도 3은 전술한 본 발명에 따라 형성된 트랜지스터의 구조를 보이는 단면도이다. 본 발명에 따른 트랜지스터는 웰(21)(실리콘 기판) 상에 형성된 게이트 절연막(22A), 게이트 절연막(22A) 상에 형성된 게이트 전극(23B), 상기 게이트 전극(23B)과 동일한 물질로 형성되나 그 내부에 절연물을 이루는 이온이 주입되어 상기 게이트 전극(23B)의 측면과 접하고 상기 게이트 절연막(22A)과 저면이 접하는 중첩방지 절연막(23C), 상기 중첩방지 절연막(23C) 및 상기 게이트 절연막(22A) 측면에 접하는 스페이서, 상기 게이트 전극(23B) 양단의 상기 웰 내에 형성되며 그 각각의 일단부가 상기 게이트 전극(23B)과 상기 중첩방지 절연막(23C)의 경계면과 접하는 저농도 소오스, 드레인 접합(25), 상기 웰 내에 형성되며 상기 저농도 소오스, 드레인 접합(25)과 각각 연결되는 고농도 소오스, 드레인 접합(27)을 포함하여 이루어진다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 게이트 전극과 저농도 소오스, 드레인 접합이 중첩되지 않도록 하거나 중첩 면적을 감소시킬 수 있어 소자 동작에 불필요한 캐패시턴스가 유발되더라도 소자의 속도 저하는 최소화되며, 핫 캐리어의 발생에 의한 게이트 절연막의 신뢰성 열화 및 문턱 전압의 저하를 감소시킬 수 있다.
Claims (11)
- 반도체 기판 상에 게이트 절연막 및 게이트 전극을 형성하는 단계;상기 게이트 전극을 덮는 제1 산화막을 형성하는 단계;상기 게이트 전극 양단의 상기 반도체 기판 내에 소오스, 드레인 접합을 형성하는 단계; 상기 게이트 전극 표면에 절연막 형성을 위한 불순물을 이온주입해서 상기 게이트 전극의 전면부 및 측면부에 일체화된 중첩방지 절연막을 형성하여, 상기 게이트 전극과 상기 소오스, 드레인 접합 사이의 중첩 면적을 감소시키는 단계;상기 제1 산화막 상부에 제2 산화막을 형성하는 단계; 및상기 제1 산화막 및 상기 제2 산화막을 부분적으로 제거하여, 상기 게이트절연막 및 상기 중첩방지절연막의 측면부에 접하는 제1 스페이서 및 제2 스페이서를 형성하는 단계;를 포함하는 트랜지스터 제조 방법.
- 삭제
- 제 1 항에 있어서,상기 중첩방지 절연막 측면에 스페이서를 형성하는 단계; 및상기 제2 게이트 전극, 상기 중첩방지 절연막 및 상기 스페이서를 이온주입 차단막으로 이용하는 상기 이온주입 공정을 실시하여, 상기 반도체 기판 내에 저농도 소오스, 드레인 접합과 연결되는 고농도 소오스, 드레인 접합을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 삭제
- 삭제
- 제 1 항에 있어서,상기 불순물로서 산소 또는 질소를 이온주입하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 삭제
- 삭제
- 삭제
- 반도체 기판 상에 형성된 게이트 절연막;상기 게이트 절연막 상에 형성된 게이트 전극;상기 게이트 전극과 동일한 물질로 형성되나 그 내부에 절연물을 이루는 이온이 주입되어 상기 게이트 전극의 전면 및 측면과 접하고 상기 게이트 절연막과 저면이 접하는 중첩방지 절연막;상기 중첩방지 절연막 및 상기 게이트 절연막 측면에 접하는 제1 스페이서;상기 제1 스페이서 상에 형성되는 제2 스페이서;상기 게이트 전극 양단의 상기 반도체 기판 내에 형성되며 그 각각의 일단부가 상기 게이트 전극과 상기 중첩방지 절연막의 경계면과 접하는 소오스, 드레인 접합; 및상기 반도체 기판 내에 형성되며 상기 소오스, 드레인 접합과 각각 연결되며 상기 소오스, 드레인 보다 농도가 높은 고농도 소오스, 드레인 접합을 포함하는 트랜지스터.
- 제 10 항에 있어서,상기 중첩방지 절연막 및 상기 게이트 절연막 측면에 접하는 스페이서; 및상기 반도체 기판 내에 형성되며 상기 소오스, 드레인 접합과 각각 연결되며 상기 소오스, 드레인 접합 보다 농도가 높은 고농도 소오스, 드레인 접합을 더 포함하는 것을 특징으로 하는 트랜지스터.
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|---|---|---|---|---|
| JPH01207973A (ja) * | 1988-02-16 | 1989-08-21 | Seiko Epson Corp | Ｍｏｓ型半導体装置の製造方法 |
| US6448613B1 (en) * | 2000-01-07 | 2002-09-10 | Advanced Micro Devices, Inc. | Fabrication of a field effect transistor with minimized parasitic Miller capacitance |
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2003
- 2003-06-23 KR KR1020030040799A patent/KR101016343B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01207973A (ja) * | 1988-02-16 | 1989-08-21 | Seiko Epson Corp | Ｍｏｓ型半導体装置の製造方法 |
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Also Published As
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| KR20050000200A (ko) | 2005-01-03 |
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