KR100308652B1 - 트리플 게이트를 갖는 트랜지스터의 구조 및 그 제조방법 - Google Patents

Abstract

본 발명은 트리플 게이트(triple gate)를 갖는 트랜지스터의 구조 및 그 제조방법에 관한 것으로서, 특히 본 발명의 트랜지스터 구조는 기판의 채널 영역 상부에 형성된 게이트산화막과, 게이트산화막 상부에서 서로 소정 거리 이격되며 바깥쪽이 안쪽에 비해 높은 한쌍의 사이드 게이트과, 사이드 게이트의 상부면을 감싸는 게이트간 절연막과, 게이트간 절연막 상부에서 사이드 게이트의 사이를 연결하면서 게이트산화막과도 접하는 탑 게이트과, 사이드 게이트들 및 탑 게이트의 넓이에 해당하는 기판에 채널이 형성되도록 사이드 게이트의 에지와 필드 산화막 사이에 드러난 기판 내에 도전형 불순물로 도핑된 소스/드레인 영역을 포함하여 이루어진다. 그러면, 사이드 게이트와 탑 게이트에 서로 다른 전압을 인가하여 트랜지스터를 턴온 시킬 경우 사이드 게이트 하부에 반전층이 형성되고 게이트전극 하부의 기판에 채널이 형성된다. 따라서, 본 발명은 사이드 게이트 에지 부근의 드레인에서 걸리는 전기장을 감소시켜 핫 캐리어 효과를 방지할 수 있다.

Description

트리플 게이트를 갖는 트랜지스터의 구조 및 그 제조방법{Structure of transistor provided with triple-gate an method of forming the same}

본 발명은 트랜지스터 및 그 제조 방법에 관한 것으로서, 특히 반도체소자의 고집적화에 따른 핫캐리어 현상을 방지하여 소자의 전기적 특성을 향상시킬 수 있는 트리플 게이트를 갖는 트랜지스터의 구조 및 그 제조방법에 관한 것이다.

반도체 소자의 고집적화에 따른 미세화의 발전으로 현재 트랜지스터의 선폭은 1㎛ 이하로 이르게 되었다. 이로 인해 트랜지스터 내에는 핫 캐리어(Hot Carrier) 현상이 발생하게 되는데, 이 현상은 외부 인가 전압에 비해 채널 길이가 짧을 경우 수평 전계가 드레인 영역 쪽으로 크게 집중되어 드레인 영역의 전기적 특성을 열화시키고 이때 발생된 정공들이 기판 방향으로 빠져 나가게 된다. 반면에, 전자는 게이트산화막 아래쪽이나 스페이서 하부에 트랩되어 문턱전압에 영향을 미치게 된다.

즉. 이러한 핫 캐리어 현상은 소자의 미세화로 인해 채널 영역이 짧아지지만 공급전원전압이 변함없이 일정하기 때문에 반도체기판의 채널에 고전기장이 인가되는 경우에 많이 발생한다. 특히, 소스영역과 드레인영역 사이에 있는 캐리어의 이동통로인 채널의 길이가 짧을수록 더 심하게 나타난다.

상기 핫 캐리어 효과를 극복하기 위하여 현재 대부분의 트랜지스터의 제조공정은 LDD(Lightly Doped Drain) 구조를 채택하고 있는데, 이는 게이트전극을 사이에 두고 기판내에 있는 소스/드레인영역의 이온주입농도가 게이트전극 에지 부근에서는 저농도인 반면에 다른 중심 부분에서는 고농도인 이층구조의 접합(Graded Junction)을 형성함으로써 전기장의 급격한 변화를 줄이는 것이다.

도 1a 내지 도 1d는 종래 기술에 의한 핫캐리어 효과를 방지하기 위한 LDD 구조를 갖는 트랜지스터 제조 과정을 나타낸 공정 순서도이다. 이를 참조하면 일반적으로 LDD 구조의 트랜지스터는 다음과 같은 제조 방법에 의해 얻어진다.

우선, 도 1a을 참조하면, 반도체기판으로서 실리콘기판(10) 상부에 활성영역 및 소자분리영역을 정의하는 필드산화막(도시하지 않음)을 형성한 후에 기판의 활성 영역에 게이트산화막(12) 및 게이트전극(14)을 차례로 적층한다.

그리고, 도 1b에 도시된 바와 같이, 게이트전극(16) 상부면에 LDD 이온 주입시 기판 표면을 보호하면서 이온 농도를 조절하기 위한 산화막(16)을 형성한다. 그 다음, 도 1c에 도시된 바와 같이, 트랜지스터 특성에 맞춘 도전형 불순물을 저농도로 이온 주입하여 게이트전극(16)과 필드산화막 사이에 드러난 기판내에 LDD 영역(18)을 형성한다.

이어서, 도 1d에 도시된 바와 같이, 게이트전극(14)의 측벽에 사이드월 스페이서(20)를 형성하고, 게이트전극(14) 및 스페이서(20)를 마스크로 삼아 도전형 불순물을 고농도로 이온주입하여 소스/드레인 영역(22)을 형성함으로써 LDD 구조를 갖는 트랜지스터의 구조가 완성된다.

상기한 트랜지스터의 구조에 있어서도, 반도체소자의 고집적화 추세에 의해 계속적으로 채널길이가 짧아지기 때문에 LDD 구조의 트랜지스터 역시 쇼트 채널 현상이 발생하게 된다. 그러면, LDD 영역의 도펀트가 채널로 확산되어 채널 에지에서 드레인 사이에 고전기장이 인가되어 핫-캐리어에 의해 트랜지스터의 성능이 열화된다.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 트랜지스터 게이트 전극을 기판의 채널 영역 상부면에 서로 이격된 1/4 형태의 구형 사이드 게이트와 상기 사이드 게이트들 상부면에 게이트산화막과 접하는 탑 게이트를 갖는 트리플 게이트 전극 구조로 변경하고 상기 사이드 게이트와 탑 게이트에 서로 다른 전압을 인가함으로써 드레인 에지에서 걸리는 전기장을 감소시켜 핫 캐리어 효과를 방지할 수 있는 트리플 게이트를 갖는 트랜지스터의 구조 및 그 제조방법을 제공하는데 있다.

도 1a 내지 도 1d는 종래 기술에 의한 핫캐리어 효과를 방지하기 위한 LDD 구조를 갖는 트랜지스터 제조 과정을 나타낸 공정 순서도,

도 2a 내지 도 2d는 본 발명에 따른 핫캐리어 효과를 방지하기 위한 트리플 게이트를 갖는 트랜지스터의 제조 과정을 나타낸 공정 순서도.

* 도면의 주요부분에 대한 부호의 설명 *

100 : 실리콘기판 102 : 절연막

104: 게이트산화막 106: 사이드 게이트

108: 게이트간 절연막 110: 탑 게이트

112: 소스/드레인 영역

상기 목적을 달성하기 위하여 본 발명은 반도체기판에 게이트산화막과 게이트 도전층이 순차 적층되어 있으며 게이트 도전층을 사이에 두고 서로 이격되어 게이트전극 에지 근방의 기판 내에 도전형 불순물이 주입된 트랜지스터의 구조에 있어서, 트랜지스터의 활성 영역 및 소자분리 영역을 정의하는 필드산화막과, 기판의 활성 영역 상부에 형성된 게이트산화막과, 게이트산화막 상부에서 서로 소정 거리 이격되며 바깥쪽이 안쪽에 비해 높은 한쌍의 사이드 게이트과, 사이드 게이트의 상부면을 감싸는 게이트간 절연막과, 게이트간 절연막 상부에서 사이드 게이트의 사이를 연결하면서 게이트산화막과도 접하는 탑 게이트과, 사이드 게이트들 및 탑 게이트의 넓이에 해당하는 기판에 채널이 형성되도록 사이드 게이트의 에지와 필드 산화막 사이에 드러난 기판 내에 도전형 불순물로 도핑된 소스/드레인 영역을 포함하는 것을 특징으로 한다.

상기 목적을 달성하기 위하여 본 발명은 트리플 게이트를 갖는 트랜지스터의 제조 방법에 있어서, 반도체기판의 활성 영역 및 소자분리 영역을 정의하는 필드산화막을 형성하는 단계와, 기판에 절연막을 형성하고 절연막을 패터닝하여 트랜지스터의 채널 영역에 해당하는 기판 표면을 개방하는 콘택홀을 형성하는 단계와, 개방된 기판 상부에 게이트산화막을 형성하는 단계와, 콘택홀 측면에 도전층을 매립하고 이를 건식식각해서 게이트산화막 상부에서 서로 소정 거리 이격되며 바깥쪽이 안쪽에 비해 높은 한쌍의 사이드 게이트를 형성하는 단계와, 게이트산화막과 연결되면서 상기 사이드 게이트의 상부면을 감싸는 게이트간 절연막을 형성하는 단계와, 트렌치 내에 도전층을 매립하고 이를 패터닝하여 사이드 게이트의 사이를 연결하면서 게이트산화막과도 접하는 탑 게이트를 형성하는 단계와, 탑 게이트에 맞추어 하부의 게이트간 절연막을 식각하고 그 하부의 절연막을 모두 제거하는 단계와, 사이드 게이트의 에지와 필드 산화막 사이에 드러난 기판 내에 도전형 불순물로 도핑된 소스/드레인 영역을 형성하는 단계를 포함한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명한다.

도 2a 내지 도 2d는 본 발명에 따른 핫캐리어 효과를 방지하기 위한 트리플게이트를 갖는 트랜지스터의 제조 과정을 나타낸 공정 순서도이다.

우선, 도 2a에 도시된 바와 같이, 반도체기판으로서 실리콘기판(100)의 활성 영역 및 소자분리 영역을 정의하는 필드산화막(도시하지 않음)을 형성하고, 기판전면에 절연막(102)을 형성한 후에 트랜지스터의 채널 영역을 정의하도록 절연막 내에 콘택홀을 형성한다. 그리고, 개방된 기판 상부에 게이트산화막(104)을 형성한다. 콘택홀에 도전층을 매립하고 이를 건식식각해서 콘택홀 내측에 사이드 게이트(106)를 형성한다. 여기서, 사이드 게이트(106)는 게이트산화막(104) 상부에서 서로 소정 거리 이격되며 바깥쪽이 안쪽에 비해 높다. 또한, 상기 게이트산화막(104)을 형성하기 전에 채널 영역의 문턱 전압을 조절하기 위한 불순물 주입 공정을 실시할 수 있다.

이어서, 도 2b에 도시된 바와 같이, 상기 구조물 전면에 절연 물질을 증착하여 게이트산화막(104)과 연결되면서 사이드 게이트(106)의 상부면을 감싸는 게이트간 절연막(108)을 형성한다.

그 다음, 도 2c에 도시된 바와 같이, 상기 구조물의 트렌치 내에 도전층을 매립하고 이를 패터닝하여 사이드 게이트(106)의 사이를 연결하면서 게이트산화막과(104)도 접하는 탑 게이트(110)를 형성한다. 이때, 탑 게이트(110)의 제조 공정은 마스크를 이용하여 상기 도전층을 식각할 수 있고, CMP공정을 이용하여 상기 게이트간 절연막(108)이 드러나도록 도전층을 연마할 수 있다. 이로 인해, 본 발명의 게이트전극(G)은 한쌍의 사이드 게이트(106)와 그 사이의 탑 게이트(110)로 이루어진다.

이어서, 탑 게이트(110)에 맞추어 하부의 게이트간 절연막(108)을 식각하고, 그 하부의 절연막(102)을 모두 제거하여 채널 영역을 제외한 기판 표면이 모두 드러나도록 한다.

이후, 도 2d에 도시된 바와 같이, 사이드 게이트(106)의 에지와 필드 산화막 사이에 드러난 기판 내에 도전형 불순물로 도핑된 소스/드레인 영역(112)을 형성하여 본 발명의 트랜지스터를 완성한다.

그러면, 본 발명에 따른 트리플 게이트를 갖는 트랜지스터의 구조는 기판 활성 영역 중에서 채널 영역 상부에 형성된 게이트산화막(104)과, 게이트산화막(104) 상부에서 서로 소정 거리 이격되며 바깥쪽이 안쪽에 비해 높은 한쌍의 사이드 게이트(106)와, 사이드 게이트(106)와 게이트산화막(104)을 감싸는 게이트간 절연막(108)과, 게이트간 절연막(108) 상부에서 사이드 게이트(106)의 사이를 연결하면서 게이트산화막(104)과도 접하는 탑 게이트(110)와, 사이드 게이트(106)의 에지와 필드 산화막 사이에 드러난 기판 내에 형성된 소스/드레인 영역(112)을 갖는다.

상기한 바와 같이 본 발명은, 기판의 채널 영역 상부면에 서로 이격된 1/4 형태의 구형 사이드 게이트와 상기 사이드 게이트들 상부면에 게이트간 절연막을 내재하여 형성된 탑 게이트를 갖는 트리플 게이트 전극의 트랜지스터를 형성함으로써 상기 사이드 게이트와 탑 게이트에 서로 다른 전압을 인가하여 트랜지스터를 턴온시킬 경우 사이드 게이트 하부에 반전층이 형성되고 이로 인해 게이트전극 하부의 기판에 채널이 형성된다.

이에 따라, 본 발명은 고집적 반도체장치에서 LDD 구조로 트랜지스터를 형성하지 않고서도 사이드 게이트의 에지 부근의 드레인에서 걸리는 전기장을 감소시켜 핫 캐리어 효과를 방지할 수 있다.

또한, 본 발명은 탑 게이트와 사이드 게이트 하부에 채널 농도를 다르게 할 경우 문턱 전압 조절을 효과적으로 제어할 수 있다.

Claims (2)

1. 반도체기판에 게이트산화막과 게이트 도전층이 순차 적층되어 있으며 게이트 도전층을 사이에 두고 서로 이격되어 게이트전극 에지 근방의 기판 내에 도전형 불순물이 주입된 트랜지스터의 구조에 있어서,

   상기 트랜지스터의 활성 영역 및 소자분리 영역을 정의하는 필드산화막;

   상기 기판의 활성 영역중에서 트랜지스터의 채널 영역 상부에 형성된 게이트산화막;

   상기 게이트산화막 상부에서 서로 소정 거리 이격되며 바깥쪽이 안쪽에 비해 높은 한쌍의 사이드 게이트;

   상기 사이드 게이트의 상부면을 감싸는 게이트간 절연막;

   상기 게이트간 절연막 상부에서 사이드 게이트의 사이를 연결하면서 상기 게이트산화막과도 접하는 탑 게이트; 및

   상기 사이드 게이트들 및 탑 게이트의 넓이에 해당하는 기판에 채널이 형성되도록 상기 사이드 게이트의 에지와 필드 산화막 사이에 드러난 기판 내에 도전형 불순물로 도핑된 소스/드레인 영역을 포함하는 것을 특징으로 하는 트리플 게이트를 갖는 트랜지스터 구조.
2. 트리플 게이트를 갖는 트랜지스터의 제조 방법에 있어서,

   반도체기판의 활성 영역 및 소자분리 영역을 정의하는 필드산화막을 형성하는 단계;

   상기 기판에 절연막을 형성하고 절연막을 패터닝하여 트랜지스터의 채널 영역에 해당하는 기판 표면을 개방하는 콘택홀을 형성하는 단계;

   상기 개방된 기판 상부에 게이트산화막을 형성하는 단계;

   상기 콘택홀 측면에 도전층을 매립하고 이를 건식식각해서 상기 게이트산화막 상부에서 서로 소정 거리 이격되며 바깥쪽이 안쪽에 비해 높은 한쌍의 사이드 게이트를 형성하는 단계;

   상기 게이트산화막과 연결되면서 상기 사이드 게이트의 상부면을 감싸는 게이트간 절연막을 형성하는 단계;

   상기 트렌치 내에 도전층을 매립하고 이를 패터닝하여 상기 사이드 게이트의 사이를 연결하면서 상기 게이트산화막과도 접하는 탑 게이트를 형성하는 단계; 및

   상기 탑 게이트에 맞추어 하부의 게이트간 절연막을 식각하고 그 하부의 절연막을 모두 제거하는 단계; 및

   상기 사이드 게이트의 에지와 필드 산화막 사이에 드러난 기판 내에 도전형 불순물로 도핑된 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 트리플 게이트를 갖는 트랜지스터 제조방법.